以下の表には、FPGAターゲット用のDSP48EまたはDSP48E1関数をコンパイルする場合とシミュレーション用に関数をエクスポートする場合の相違点が記載されています。

FPGAターゲットでの実行 シミュレーション
サポートされる実行モード シングルサイクルタイミングループの内側
  • シングルサイクルタイミングループの内側
  • シングルサイクルタイミングループの外側
オプションの端子の配線制約
  • 2つの関数を互いに接続する場合、一方のacout出力は、もう一方のacin入力のみに配線することができます。
  • 2つの関数を互いに接続する場合、一方のbcout出力は、もう一方のbcin入力のみに配線することができます。
  • 2つの関数を互いに接続する場合、一方のpcout出力は、もう一方のpcin入力のみに配線することができます。
  • 2つの関数を互いに接続する場合、一方のmultsignout出力は、もう一方のmultsignin入力のみに配線することができます。
  • 2つの関数を互いに接続する場合、一方のcarrycascout出力は、もう一方のcarrycascin入力のみに配線することができます。
  • これらのワイヤの分岐、プローブの作成、またはこれらの出力端子の表示器を作成することはできません。
 これらのワイヤの分岐、プローブの作成、または出力端子の表示器を作成することができます。