DSP48EまたはDSP48E1関数の端子を表示および非表示にする

DSP48EまたはDSP48E1関数をブロックダイアグラムに追加した後、LabVIEWは、a、b、c、およびp端子のみを表示します。ここで、pは関数の出力を、その他の端子は入力を表します。また、他の端子の表示を選択することができます。

LabVIEWが表示するブロックダイアグラムを指定するには、構成ダイアログボックスの端子ページを使用します。以下の図は、両方の関数の全端子の名前とデータタイプを示しています。

すべての数値端子は固定小数点です。上記の図は、これらの端子のエンコーディング、ワード長、および整数ワード長も示しています。これらの端子を非表示にする場合、LabVIEWはそれらを0に設定します。これらの端子はデータソースに適応しません。異なるデータタイプを持つ固定小数点制御器または表示器を端子に配線すると、LabVIEWが値を強制変換し、精度が低下する原因になります。精度を維持するには、端子と同じデータタイプを持つ値を配線するか、端子の整数ワード長を調整します。

その他の端子はブールです。これらの端子を非表示にする場合、LabVIEWはそれらをFALSEに設定します。パターン検出が有効の場合のみpatterndetectおよびpatternbdetect端子を表示できます。オーバーフローおよびアンダーフロー端子を表示できるのは、さらにpのレジスタが有効の場合のみです。

cなどの入力端子を表示している場合、対応するVHDLはC => Cです。このVHDLコードを別の場所で使用する場合、ポート関連の右側にあるCを、c入力を駆動する信号名で置き換える必要があります。端子を非表示にする場合、LabVIEWとVHDLの両方がcの値を定数0に設定します。

オーバーフローなどの出力端子を表示している場合、対応するVHDLコードはOVERFLOW => OVERFLOWです。このVHDLコードを別の場所で使用する場合、ポート関連の右側にある信号名を、OVERFLOWを駆動する信号名で置き換える必要があります。端子を非表示にする場合、VHDLコードはOVERFLOW => OPENです。

aおよびb入力端子をカスケードまたは非表示にする

端子ページの表示する端子セクションを使用して、aおよびb入力端子をカスケードまたは非表示にします。以下の図にこのセクションを示します。

このセクションを使用して、以下のタスクを実行してください。

• 端子をカスケードモードに設定するには、acinまたはbcinオプションをそれぞれ選択します。その後、関数はaまたはbの代わりにacinまたはbcin端子を表示します。DSP48EまたはDSP48E1関数からacinおよびbcinをacoutまたはbcout出力端子に配線する必要があります。
  メモ acin入力端子にはa入力端子と同じデータタイプがあります。bcin端子にはb入力端子と同じデータタイプがあります。これらの端子のワード長は固定されていますが、整数ワード長を調整して精度を維持することができます。
• 端子をダイレクトモードに設定するには、aまたはbオプションをそれぞれ選択します。
• 端子を使用していない場合は、ともに非表示オプションを選択して非表示にします。

DSP48EおよびDSP48E1スライスのカスケードとその意義については、XilinxのWebサイト (www.xilinx.com) で利用可能な『Virtex-5 FPGA XtremeDSP Design Considerations User Guide』および『Virtex-6 FPGA DSP48E1 Slice User Guide』を参照してください。

LabVIEWオプションに相当するVHDLオプション

相当するVHDLの構成を表示するには、VHDLインスタンス化タブをクリックします。特定の属性についての情報は、XilinxのWebサイト (www.xilinx.com) で利用可能な『Virtex-5 FPGA XtremeDSP Design Considerations User Guide』または『Virtex-6 FPGA DSP48E1 Slice User Guide』を参照してください。以下の表は、LabVIEWの各オプションに対応する属性を示しています。