组件级IP(CLIP)用于实例化带有定义接口的VHDL代码，其占用部分FPGA资源。CLIP可用于下列任务：

  • 并行运行VHDL代码和LabVIEW代码。
  • 在多个时钟域内执行VHDL代码。
  • 编译包含限制条件。
  • 创建CLIP时钟。
  • 访问硬件I/O。（仅适用于部分终端。关于CLIP的I/O支持信息，见硬件文档。）
注： 如要使用CLIP，必须熟悉VHDL。

在FPGA应用中使用CLIP

下文为在FPGA应用中使用CLIP的详细步骤：

  • 创建或获取IP。
  • 使用配置组件级IP向导定义IP接口和创建声明XML文件。
  • 使用“FPGA终端属性”对话框添加声明文件至项目。
  • 添加CLIP项至项目。
  • 在FPGA VI中使用CLIP项。
提示如果使用配置组件级IP向导创建或修改声明XML文件，LabVIEW将自动添加该文件至项目。

CLIP类型

是否支持CLIP取决于具体的FPGA终端。关于CLIP支持的信息，见终端硬件文档。部分FPGA终端支持下列一种或全部CLIP类型：

  • 用户定义CLIP – 允许VHDL代码直接与FPGA VI通信。
  • 插槽CLIP – 允许VHDL代码直接与FPGA VI通信，允许访问无法通过其他LabVIEW VI和函数访问的FPGA引脚。部分FPGA终端在FPGA中定义了固定的可插入插槽式CLIP的插槽。

下图显示了FPGA VI和CLIP之间的关系。

关于VHDL代码用作CLIP的范例，见CLIP入门指南：添加组件级IP至FPGA项目。