添加CLIP至LabVIEW项目时，FPGA模块添加CLIP I/O至LabVIEW项目。在FPGA VI中，可通过FPGA I/O节点读取或写入I/O。

默认情况下，CLIP信号使用同步寄存器。每个同步寄存器在VHDL代码接收到来自FPGA I/O节点的值前，增加一个时钟延时。如果CLIP已经在进入或来自FPGA VI的信号上包含触发器，可在LabVIEW中配置CLIP信号不使用同步寄存器。在FPGA I/O属性对话框的高级代码生成页面，设置用于输出数据的同步寄存器数量和用于输出启用的同步寄存器数量参数为0。如果CLIP与FPGA VI的时钟域相同，此时无需在CLIP中包含触发器或在LabVIEW中包含同步寄存器。

运行FPGA VI时，FPGA模块将FPGA VI和所有已初始化的CLIP编译至FPGA位流。

关于在CLIP和VI间传递数据的范例见“CLIP入门指南－第四部分：在CLIP和VI间传递数据”。