FPGAベースまたは派生クロックをタイミングソースとして、FPGA VIのシングルサイクルタイミングループ (SCTL) に選択するには、以下の手順に従ってください。SCTLは、デフォルトでFPGAターゲットのトップレベルクロックを使用します。

メモ シングルサイクルタイミングループのサポートはFPGAターゲットによって異なります。詳細については、特定のFPGAターゲットのハードウェアドキュメントを参照してください。
  1. 新規プロジェクトを作成するか、既存プロジェクトを開きます。
  2. プロジェクトにFPGAターゲットを追加します。
  3. プロジェクトエクスプローラウィンドウに、使用するFPGAターゲットのFPGAベースクロックが自動的に追加されていない場合は、FPGAベースクロックを追加します。FPGAベースクロックをシングルサイクルタイミングループのタイミングソースとして使用する場合は、以下の手順を省略してください。
  4. （オプション）FPGA派生クロックを作成します。
  5. 新規VIを作成するか、プロジェクトエクスプローラウィンドウでFPGAターゲットの下にある既存のVIを開きます。
  6. ブロックダイアグラムにタイミングループを追加します。
  7. タイミングループの入力ノードをダブルクリックしてクロックを選択し、タイミングループを構成ダイアログボックスを表示して、以下のオプションのいずれかを選択します。
    • トップレベルタイミングソース―このオプションを選択すると、タイミングループが付属するプロジェクトのトップレベルタイミングソースを継承します。複数のFPGAターゲットでFPGA VIを再利用する場合に、このオプションを使用します。
    • タイミングソースを選択―トップレベルクロック以外のプロジェクトでタイミングソースを使用する場合に、このオプションを選択します。その後、使用可能なタイミングソースリストからタイミングソースを選択します。リストにないクロックを使用するには、新規ベースクロックを作成するか、新規派生クロックを作成します。
    または、FPGAクロック制御器をタイミングループのソース名入力に配線して、再利用可能なコードを書き込むことができます。