FPGA VIでシングルサイクルタイミングループを使用して、コードを最適化、複数のクロック領域を実装、そしてデフォルトのFPGAターゲットクロックの1クロックサイクルまたは指定したレートでコードを実行することができます。

コードをシングルサイクルタイミングループの内側に配置すると、コンパイル後そのコード部分には有効チェーンレジスタは配置されません。これにより、コードの組み合わせパスの長さが増加し、FPGAのコンパイル時にタイミング違反エラーが発生する可能性があります。

メモ LabVIEWでは、メモリメソッドノードおよび「FFT」Express VIなどの関数に対してレジスタを削除できません。

シングルサイクルタイミングループの内側の論理回路パスが増加すると、最大クロックレートが減少します。長い組み合わせパスをパイプライン処理し、最終的な最大クロックレートを高く維持することができます。また、互いに独立した論理のセクションを異なるクロック領域に分割することもできます。そして、長い組み合わせパスを遅いクロック領域、短い組み合わせパスを速いクロック領域で使用することができます。