CLIPをLabVIEWプロジェクトに追加すると、FPGAモジュールはCLIP I/OをLabVIEWプロジェクトに追加します。FPGA VIでFPGA I/Oノードを使用して、I/Oの読み書きを行うことができます。

デフォルトでは、CLIP信号は同期レジスタを使用します。各同期レジスタは、VHDLコードがFPGA I/Oノードから値を受信する前に1クロックサイクル分の遅延を追加します。FPGA VIと通信するフリップフロップがCLIP側にすでに含まれている場合、同期レジスタを使用しないようにLabVIEWでCLIP信号を構成できます。FPGA I/Oプロパティダイアログボックスの上級コード生成ページで、出力データの同期レジスタ数と出力有効化の同期レジスタ数パラメータを0に設定します。CLIPがFPGA VIと同じクロック領域で実行する場合、フリップフロップをCLIPに、または同期レジスタをLabVIEWに含める必要がありません。

FPGA VIを実行すると、FPGAモジュールはFPGA VIとすべてのインスタンス化されたCLIPをFPGAビットストリームにコンパイルします。

CLIPをVIの間でデータをやり取りする例については、「CLIPチュートリアル パート4: CLIPとVIの間でデータをやり取りする」を参照してください。