和関数
- 更新日2025-07-30
- 4分で読める
入力の和を計算します。
入力/出力
x
—
xは、スカラ、数値の配列またはクラスタ、数値のクラスタの配列などにできます。
y
—
yは、スカラ、数値の配列またはクラスタ、数値のクラスタの配列、タイムスタンプなどにできます。 
x+y
—
x+yはxとyの合計です。 メモ この関数を、指定したタイプのデータを出力するように手動で構成できます。出力データタイプを指定するには、関数を右クリックして、プロパティを選択してオブジェクトプロパティダイアログボックスを表示します。出力構成ページで表記法アイコンをクリックして、目的のデータタイプを選択します。出力データタイプが構成されていることを示すために、関数の出力端子に青い強制ドットが表示されます。
|
マトリクスの詳細
この関数に行列データを入力として配線すると、その行列データタイプと動作するサブVIを含むVIは関数を置換します。結果のVIは同じアイコンで表示されますが、行列固有のアルゴリズムを含みます。入力から行列の接続を解除しても、ノードはVIのままの状態で残ります。他のデータタイプを入力として配線して、元の関数を復元します。データタイプを関数に配線し、そのデータタイプによって基本的な数学演算に失敗する場合は、関数はNaNを返します。
「複合演算」関数を使用して複数の値を追加することもできます。
固定小数点の詳細
数値関数 (和、差、積、2乗など) に固定小数点数を配線すると、通常、この関数はワード長のビットが失われない値を返します。ただし、操作の結果、LabVIEWが受け入れることが可能な最大のワード長を超える値が生成されると、オーバーフローまたは丸め込みの状態が発生する可能性があります。LabVIEWが受け入れる最大ワード長は64ビットです。固定小数点数データのオーバーフローまたは丸め込みの処理方法は、数値ノードプロパティダイアログボックスで設定できます。
FPGAモジュールの詳細
以下の説明は、このオブジェクトをFPGA VIで使用する場合に適用されます。
| シングルサイクルタイミングループ | サポートあり |
| Usage | この関数を単精度浮動小数点データタイプと使用する場合、リソース使用、レイテンシ、およびシングルサイクルタイミングループのサポートへの影響については、 単精度浮動小数点データタイプを使用 するおよび FPGA設計で使用するデータタイプを決定する トピックを参照してください。 |
| タイミング | シングルサイクルタイミングループの内側―この関数をシングルサイクルタイミングループ内で使用すると、組み合わせ論理の遅延はxまたはyのうちデータタイプが大きいほうのビット数に比例します。 シングルサイクルタイミングループの外側―この関数をシングルサイクルタイミングループの外側で使用すると、実行に1クロックサイクルと1レジスタが必要となります。 この関数で固定小数点データタイプを使用する場合、オーバーフローモードと丸め込みモードによってタイミングが影響を受ける可能性があります。 |
| リソース | この関数は、xまたはyのうちデータタイプが大きいほうのビット数に比例するFPGAリソースを必要とします。この関数で固定小数点データタイプを使用する場合、オーバーフローモードと丸め込みモードによってリソースが影響を受ける可能性があります。 |
サンプルプログラム
LabVIEWに含まれている以下のサンプルファイルを参照してください。
- labview\examples\Numerics\Numeric Functions.vi