FPGA应用中可使用下列时钟：

  • 时基时钟－终端硬件中的数字信号，可用作FPGA应用的时钟。
  • 衍生时钟－通过可用作FPGA应用时钟的时基时钟创建的时钟。使用衍生时钟缩放FPGA终端时基、外部或CLIP时钟的频率。
  • 顶层时钟－在单周期定时循环外部的用于FPGA VI的全局时钟。

LabVIEW设置FPGA VI编译过程中生成的电路的定时限制时，使用时基时钟属性。

放置在FPGA VI中的每个VI或函数均需要一定的执行时间，称为逻辑延时。FPGA终端上的顶层时钟决定了FPGA VI程序框图上的每个函数和VI的执行时间。如改变了顶层时钟的频率，程序框图上函数的执行速率和FPGA VI的执行速率也会发生改变。

通过控制FPGA VI的执行速率，可指定FPGA应用的定时需求。如未包含额外的编程，运算在由VI的数据流确定的速率发生。如要控制或测量执行定时可使用定时VI。定时VI还可用于创建自定义I/O应用（例如，计数器和触发器）。