使用CLIP时钟

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用户可在组建级IP(CLIP)中实现时钟电路，CLIP时钟的使用方法与终端提供的其它时钟的使用方法类似。插槽式CLIP提供的外部时钟也可被映射至LabVIEW。CLIP时钟不能为顶层时钟。CLIP声明文件中的时钟将自动出现在项目浏览器窗口的CLIP项下。

当时钟不可用时，不能与CLIP时钟同时使用开始启用FPGA时钟和开始禁用FPGA时钟VI以保护电路。

在VHDL文件中包含时钟

如要确保CLIP时钟使用低斜率全局时钟网，必须使用全局时钟缓冲(BUFG)。NI建议使用带有门控输入的全局时钟缓冲(BUFGCE)，以确保时钟在具有毛刺或与时钟周期限制冲突时被禁用。关于在VHDL中创建时钟的信息见Xilinx documentation。

关于在VHDL代码中创建时钟的演示见用于CLIP时钟的VHDL代码的范例。

在CLIP声明文件中使用与定义I/O相同的语法定义时钟。时钟和I/O在声明文件中的出现顺序表明了其在LabVIEW项目中出现的顺序。对于CLIP时钟，必须定义下列标签。

通过配置组件级IP向导（CLIP向导）定义IP接口，而无需手动编辑声明XML文件。

注：如使用Xilinx数字时钟管理(DCM)电路衍生CLIP时钟，请使用FPGA终端的Xilinx specification sheets确保在CLIP声明文件中正确配置了CLIP时钟。下表给出了查找有关指定声明项的信息的具体位置。


CLIP声明标签	Xilinx文档的类型	查找信息时的建议搜索关键词
JitterInPicoSeconds	DC and Switching Characteristics	Output Clock Jitter
AccuracyInPPM	DC and Switching Characteristics	Output Clock Phase Alignment
DutyCyclePercentInMin/Max	用户指南	DCM attributes

按照下列步骤添加CLIP时钟至LabVIEW项目：

新建项目或打开现有项目。
添加FPGA终端至项目。
添加CLIP项至项目。
（可选）在项目浏览器窗口的CLIP项下右键单击CLIP时钟，从快捷菜单中选择属性，打开FPGA CLIP时钟属性对话框。
（可选）在名称文本框中重命名时钟。对话框中的所有其它组件均显示为灰色，仅显示CLIP时钟的值。不能通过LabVIEW配置CLIP时钟。必须在CLIP声明文件中更新CLIP时钟，以更改时钟配置。
单击OK按钮。

通过CLIP时钟可生成衍生时钟。必须配置CLIP时钟在单个频率编译，以启用该选项创建新的衍生时钟。

按照下列步骤生成外部时钟的衍生时钟：

按照下列说明添加CLIP时钟至LabVIEW项目：
右键单击“项目浏览器”窗口中的CLIP时钟。从快捷菜单中选择新建FPGA衍生时钟显示FPGA衍生时钟属性对话框。
配置时钟。
在CLIP声明XML文件中定义下列标签：
- SupportDerivedClocks
- SourceClockReadyHDLName
- DerivedClocksValidHDLName

时钟常量或时钟控件可用于在子VI中引用CLIP时钟。

控件或常量的时钟名称必须与项目浏览器窗口中的时钟名称完全匹配。如名称不匹配，编译FPGA VI时将收到一条错误信息。使用FPGA时钟常量或控件的下拉菜单确保指定的时钟名称与项目中的时钟名称匹配。

在单周期定时循环中使用非CLIP时钟操作CLIP I/O时，必须考虑时钟域。如CLIP在一个时钟域内执行，FPGA VI使用不同的时钟域访问相应的CLIP I/O时，信号可在时钟域间错误的传输。此时，定时冲突分析窗口显示定时冲突。

如要避免在时钟域内错误的传输数据，可使用下列策略之一。