按照下列步骤选择一个FPGA时基时钟或衍生时钟作为FPGA VI中的单周期定时循环 (SCTL)的定时源。SCTL默认使用FPGA终端的顶层时钟。

注： 对单周期定时循环的支持随FPGA终端变化。更多信息见FPGA终端硬件的文档。
  1. 新建项目或打开现有项目。
  2. 添加FPGA终端至项目。
  3. 如所用的FPGA终端未自动添加FPGA时基时钟至项目浏览器窗口，则添加FPGA时基时钟。如要使用FPGA时基时钟作为单周期定时循环的定时源，请忽略下列步骤。
  4. （可选）创建一个FPGA衍生时钟。
  5. 在项目浏览器窗口的FPGA终端下新建一个VI或打开一个现有VI。
  6. 在程序框图上放置一个定时循环。
  7. 双击定时循环的输入节点显示配置定时循环对话框，选择下列选项之一以选择时钟：
    • 顶层定时源－如要定时循环继承其所在项目的顶层定时源可选择此选项。如要在多个FPGA终端间重用FPGA VI可使用此选项。
    • 选择定时源－如要使用项目中的定时源而非顶层时钟可选择此选项。然后从可用的定时源列表中选择一个定时源。如要使用列表以外的时钟可新建一个时基时钟，或新建一个衍生时钟。
    或者连线FPGA时钟控件至定时循环的源名称输入端，以编写可重用代码。