显示和隐藏DSP48E或DSP48E1函数的接线端

添加DSP48E或DSP48E1函数至程序框图后，LabVIEW仅显示a、b、c和p接线端。其中p为函数的输出端，其他为输入接线端。用户也可以选择显示其它接线端。

通过配置对话框的接线端页面指定LabVIEW显示的程序框图接线端。下表为2个函数的全部接线端名称和数据类型。

所有数值型接线端均为定点型。上图显示了接线端的编码、字节长度以及整数字节长度。如隐藏了这些接线端，LabVIEW将设置其值为0。这些接线端不会匹配至源；如连线不同数据类型的定点输入控件或显示控件至接线端，LabVIEW将强制转换值。这将降低数据精度。如要保持精度，可连线一个具有相同数据类型的值至接线端，或缩放接线端的整数字长。

其他接线端为布尔型。如隐藏了这些接线端，LabVIEW将设置其值为FALSE。仅在启用模式检测时，patterndetect和patternbdetect接线端可用。仅在为p启用寄存器时，overflow和underflow接线端可用。

如显示一个输入接线端（例如，c），相应的VHDL为C => C。如在其他地方使用该VHDL代码，必须使用驱动c输入端的信号名称替换参数右侧的C。如隐藏该接线端，LabVIEW和VHDL均设置c的值为常量0。

如显示一个输入接线端（例如，overflow），相应的VHDL为OVERFLOW => OVERFLOW。如在其他地方使用该VHDL代码，必须替换参数右侧的信号名称为OVERFLOW驱动的信号的名称。如隐藏该接线端，VHDL代码为OVERFLOW => OPEN。

级联或隐藏a和b输入接线端

使用接线端页面的要显示的接线端部分级联或隐藏a和/或b输入接线端。下图显示了该部分：

通过该部分完成下列任务：

• 如设置接线端为级联模式，分别选择acin或bcin选项。该函数则显示acin或bcin接线端，而不会显示a或b接线端。必须连线acin和bcin至另一个DSP48E或DSP48E1函数的acout或bcout输出接线端
  注： acin与a输入接线端具有相同的数据类型。bcin与b输入接线端具有相同的数据类型。上述接线端的字节长度是固定的，但可调整整数字节长度以保持精度。
• 如要设置接线端为直连模式，分别选择a或b选项。
• 如不使用接线端，可选择隐藏全部隐藏接线端选项。

关于级联及DSP48E和DSP48E1逻辑片的意义的详细信息，见Virtex-5 FPGA XtremeDSP Design Considerations User Guide或Virtex-6 FPGA DSP48E1 Slice User Guide。通过Xilinx网站www.xilinx.com可获取该文档。

等效于LabVIEW选项的VHDL代码

如要查看配置的相应VHDL代码，单击VHDL实例选项卡。关于指定属性的详细信息，见Virtex-5 FPGA XtremeDSP Design Considerations User Guide或Virtex-6 FPGA DSP48E1 Slice User Guide中的表1-3。通过Xilinx网站www.xilinx.com可获取该文档。下表为对应于LabVIEW中每个选项的属性。