控制FPGA VI的执行速率
- 更新时间2025-05-20
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对于某些FPGA终端，用户可配置FPGA时基时钟并在项目中设置为顶层时钟以控制执行速率。或者使用衍生时钟克服时基时钟的配置限制。不同的FPGA终端支持不同的FPGA衍生时钟。关于不同的FPGA终端的可用的时基时钟配置的详细信息，见指定FPGA终端的硬件文档。
按照下列步骤创建一个FPGA衍生时钟，以控制程序框图上的项的执行速率。
注： 如使用时基时钟或衍生时钟作为单周期定时循环的定时源，则单周期定时循环内部的代码以时基时钟或衍生时钟速率执行。如配置FPGA时基时钟或创建一个衍生时钟，并设置为顶层时钟，可在单周期定时循环外部控制代码的执行速率。
- 新建项目或打开现有项目。
- 添加FPGA终端至项目。
- 创建FPGA衍生时钟以在预期的执行速率运行。
- 设置FPGA衍生时钟为顶层时钟。
注： 并非全部FPGA VI具有相同的最大时钟速率。FPGA VI的复杂程度可影响FPGA终端的最大执行速率。如选择的时钟速率相对于FPGA VI来说过高，定时冲突分析窗口将返回不能符合定时要求的函数和组件的信息。