每个FPGA终端提供至少一个用于控制FPGA内部操作的时钟。FPGA终端时钟能够确定FPGA VI程序框图上单个VI和函数的执行速率。使用较高的时钟速率编译FPGA VI可实现更高的性能。但并非所有FPGA VI都能在较高的时钟频率下进行正确编译。如选择的时钟速率相对于FPGA VI来说过快，编译状态窗口将显示由于定时冲突，编译失败。必须修复定时冲突并重新尝试编译。

在项目浏览器窗口右键单击FPGA终端，从快捷菜单中选择属性，更改用于FPGA终端的顶层FPGA终端时钟速率。在FPGA终端属性对话框的顶层时钟页面设置顶层时钟。在FPGA VI内双击输入节点，在配置定时循环对话框中选择时钟速率，更改单周期定时循环的时钟速率。时钟可选择FPGA终端顶层时钟或来自FPGA终端时基的时钟。

在FPGA VI中更改顶层FPGA终端时钟速率或单周期定时循环的时钟速率后，必须重新编译FPGA VI。