하나 또는 그 이상의 서브다이어그램을 가지며 서브다이어그램 조건의 설정에 따라서 LabVIEW는 실행 동안 하나를 정확하게 실행합니다. 일부 사용자 정의된 조건에 기반하여 블록다이어그램의 코드의 특정 섹션을 비활성화하려면 이 구조를 사용하십시오. 구조의 경계에서 마우스 오른쪽 버튼을 클릭하여 서브다이어그램을 추가하거나 삭제합니다. 서브다이어그램을 추가하거나 구조의 경계에서 마우스 오른쪽 버튼을 클릭하고, 바로 가기 메뉴에서 이 서브다이어그램의 조건 편집을 선택하면, 조건 설정 대화 상자에서 조건을 설정할 수 있습니다.


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미리 정의된 기호 또는 사용자 기호를 사용하여 조건을 설정할 수 있습니다.

조건적 비활성화 구조를 생성한 후, 서브다이어그램을 추가, 복사, 재배열, 또는 삭제할 수 있습니다. 사용 가능한 서브다이어그램을 스크롤하려면, 선택자 라벨의 감소와 증가 화살표를 클릭하십시오. 또한 구조에서 객체를 삭제하지 않고도 구조를 제거할 수 있습니다. 여러 서브다이어그램이 만족하는 조건을 가지고 있는 경우, 첫번째 서브다이어그램만 활성화됩니다. 필요한 경우, 원하는 서브다이어그램이 실행되도록 서브다이어그램의 순서를 변경할 수 있습니다.

조건적 비활성화 구조를 사용하면 일부 사용자 정의된 조건에 기반하여 블록다이어그램에서 특정 코드 섹션을 비활성화할 수 있습니다. 컴파일 결과를 기반으로 블록다이어그램에서 특정 코드 섹션을 비활성화하려면 타입 특수화 구조를 사용합니다. 블록다이어그램의 섹션을 비활성화하려면 다이어그램 비활성화 구조를 사용합니다.

타입 특수화 또는 다이어그램 비활성화 구조로 전환하려면, 조건적 비활성화 구조의 경계에서 마우스 오른쪽 버튼을 클릭하고 바로 가기 메뉴에서 타입 특수화 구조로 대체 또는 다이어그램 비활성화 구조로 대체를 선택합니다.

FPGA 모듈 세부사항

다음 세부사항은 FPGA VI에서 이 객체를 사용할 때 적용됩니다.

노트 다음 세부사항은 각 LabVIEW FPGA Module 버전에 따라 변경될 수 있습니다.
Single-Cycle Timed 루프 지원함.
Usage FPGA VI에서 조건적 비활성화 구조를 사용하는 경우, LabVIEW 는 컴파일 시 조건을 평가하고 하나의 서브다이어그램만 컴파일합니다.
타이밍 FPGA에서 이 구조에 들어가고 나갈 때 시간이 필요하지 않습니다.
리소스 다이어그램 비활성화 구조의 하나의 서브다이어그램만 FPGA로 컴파일됩니다. 비활성화된 서브다이어그램은 FPGA 리소스를 사용하지 않습니다. 다이어그램 비활성화 구조 자체도 FPGA 리소스를 사용하지 않습니다.

예제

LabVIEW 포함되는 다음 예제 파일을 참조하십시오.

  • labview\examples\Structures\Disable Structures\Conditional Disable Structure.vi