하나 또는 그 이상의 서브다이어그램, 케이스를 가지며 활성화 서브다이어그램만 실행합니다. 블록다이어그램의 한 섹션을 비활성화하려면 다이어그램 비활성화 구조를 사용합니다.

비활성화하려는 노드 둘레에 다이어그램 비활성화 구조를 놓습니다. 활성화 서브다이어그램에 비활성화 서브다이어그램의 코드 대신 활성화하려는 모든 코드를 포함시킵니다.

다이어그램 비활성화 구조를 생성한 후, 다음을 수행할 수 있습니다.추가, 복제,재배치, 또는 서브다이어그램을 삭제 합니다. 사용 가능한 서브다이어그램을 스크롤하려면, 선택자 라벨의 감소와 증가 화살표를 클릭하십시오. 또한 구조에서 객체를 삭제하지 않고도 구조를 제거할 수 있습니다.

다이어그램 비활성화 구조를 사용하면 블록다이어그램의 한 섹션을 비활성화할 수 있습니다. 일부 사용자 정의된 조건을 기반으로 블록다이어그램에서 특정 코드 섹션을 비활성화하려면 조건적 비활성화 구조를 사용합니다. 컴파일 결과를 기반으로 블록다이어그램에서 특정 코드 섹션을 비활성화하려면 타입 특수화 구조를 사용합니다.

조건적 비활성화 또는 타입 특수화 구조로 전환하려면, 다이어그램 비활성화 구조의 경계에서 마우스 오른쪽 버튼을 클릭하고 바로 가기 메뉴에서 조건적 비활성화 구조로 대체 또는 타입 특수화 구조로 대체를 선택합니다.


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FPGA 모듈 세부사항

다음 세부사항은 FPGA VI에서 이 객체를 사용할 때 적용됩니다.

노트 다음 세부사항은 각 LabVIEW FPGA Module 버전에 따라 변경될 수 있습니다.
Single-Cycle Timed 루프 지원함.
Usage FPGA VI에서 다이어그램 비활성화 구조를 사용하면, 구조 내의 프런트패널 객체가 컴파일됩니다.
타이밍 다이어그램 비활성화 구조 내의 객체는 FPGA에서 컴파일되지 않기 때문에, 이 구조는 실행하는데 시간이 걸리지 않습니다.
리소스 다이어그램 비활성화 구조의 각 프런트패널 객체는 FPGA 리소스를 사용합니다. 배열의 각 비트가 FPGA의 플립 플롭을 사용하기 때문에 최상위 프런트패널 객체로 나타나는 배열 컨트롤은 FPGA에서 상당한 공간을 차지합니다. 배열 컨트롤을 다음으로 대체하는 것을 고려하십시오.FIFO또는 데이터를 전송하는 메모리 아이템 .

예제

LabVIEW 포함되는 다음 예제 파일을 참조하십시오.

  • labview\examples\Structures\Disable Structures\Diagram Disable Structure.vi