하나 또는 그 이상의 서브다이어그램을 가지며 서브다이어그램의 순서와 컴파일 결과에 따라서 LabVIEW는 하나를 정확하게 컴파일하고 실행합니다. LabVIEW는 구문 에러가 있는 경우 순서대로 서브다이어그램을 거부합니다. LabVIEW는 구문 에러가 없는 첫 번째 서브다이어그램을 받고 나머지 서브다이어그램을 무시합니다. 모든 서브다이어그램에 구문 에러가 있는 경우, 이 구조는 마지막 서브다이어그램을 받습니다. 구문 에러는 깨진 와이어와 같은 구조 내의 에러이며, SubVI 또는 다른 의존성 때문에 발생한 에러가 아닙니다. 이 구조를 사용하여 특정 데이터 타입에 대해 가변 VI (.vim)의 코드 섹션을 사용자 정의합니다. 또한 이 구조를 타입 지정 VI 및 함수와 함께 사용하면, 허용되는 데이터 타입 중 일부만 가변 VI가 허용하도록 할 수 있습니다.

타입 특수화 구조를 생성한 후 다음을 수행할 수 있습니다.추가, 복제,재배치, 또는 서브다이어그램을 삭제 합니다. 사용 가능한 서브다이어그램을 스크롤하려면, 선택자 라벨의 감소와 증가 화살표를 클릭하십시오. 또한 구조에서 객체를 삭제하지 않고도 구조를 제거할 수 있습니다.

타입 특수화 구조를 사용하면 컴파일 결과에 기반하여 블록다이어그램에서 특정 코드 섹션을 비활성화할 수 있습니다. 일부 사용자 정의된 조건을 기반으로 블록다이어그램에서 특정 코드 섹션을 비활성화하려면 조건적 비활성화 구조를 사용합니다. 블록다이어그램의 섹션을 비활성화하려면 다이어그램 비활성화 구조를 사용합니다.

조건적 비활성화 또는 다이어그램 비활성화 구조로 전환하려면, 타입 특성화 구조의 경계에서 마우스 오른쪽 버튼을 클릭하고 바로 가기 메뉴에서 조건적 비활성화 구조로 대체 또는 다이어그램 비활성화 구조로 대체를 선택합니다.


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FPGA 모듈 세부사항

다음 세부사항은 FPGA VI에서 이 객체를 사용할 때 적용됩니다.

노트 다음 세부사항은 각 LabVIEW FPGA Module 버전에 따라 변경될 수 있습니다.
Single-Cycle Timed 루프 지원함.
Usage FPGA VI에서 타입 특수화 구조를 사용하는 경우, LabVIEW 는 컴파일 시 컴파일 결과를 평가하고 하나의 서브다이어그램만 컴파일합니다.
타이밍 FPGA에서 이 구조에 들어가고 나갈 때 시간이 필요하지 않습니다.
리소스 타입 특수화 구조의 하나의 서브다이어그램만 FPGA로 컴파일됩니다. 비활성화된 서브다이어그램은 FPGA 리소스를 사용하지 않습니다. 타입 특수화 구조 자체도 FPGA 리소스를 사용하지 않습니다.

예제

LabVIEW 포함되는 다음 예제 파일을 참조하십시오.

  • labview\examples\Malleable VIs\Type Specialization Structure\Malleable VIs - Type Specialization Structure.lvproj