一部のFPGAターゲットでは、FPGAベースクロックを構成して、プロジェクトでトップレベルクロックとして設定することで実行レートを制御できます。派生クロックを使用して、ベースクロック構成の制約を回避することもできます。異なるFPGAターゲットはさまざまなFPGA派生クロックをサポートしています。異なるFPGAターゲットで使用可能なベースクロック構成については、特定のFPGAターゲットのハードウェアのドキュメントを参照してください。

FPGA派生クロックを作成して、ブロックダイアグラムで項目の実行レートを制御するには、以下の手順に従ってください。

メモ シングルサイクルタイミングループのタイミングソースにベースクロックまたは派生クロックを使用すると、シングルサイクルタイミングループの内側のコードはベースクロックまたは派生クロックのレートで実行します。FPGAベースクロックを構成し、派生クロックを作成してトップレベルクロックとして設定すると、シングルサイクルタイミングループの外側のコードの実行レートを制御できます。
  1. 新規プロジェクトを作成するか、既存プロジェクトを開きます。
  2. プロジェクトにFPGAターゲットを追加します。
  3. 必要な実行レートで実行するためにFPGA派生クロックを作成します。
  4. FPGA派生クロックをトップレベルクロックとして設定します。
メモ すべてのFPGA VIが同じ最大クロックレートを持つわけではありません。FPGA VIの複雑さにより、FPGAターゲットの最大実行レートが影響を受ける場合があります。FPGA VIに対して速すぎるクロックレートを選択すると、タイミング違反解析ウィンドウが開きタイミング制約を満たさなかった関数およびコンポーネントの情報が表示されます。