以下の表には、IP統合ノードでIPを使用する際の推奨事項と要件が記載されています。

すべてのIPの推奨事項

以下の推奨事項は、IP統合ノードで使用するすべてのIPに適用されます。

推奨事項 詳細

VHDLを使用します。 IP統合ノードは、VHDLとの最適な動作を実現するように設計されています。Verilogを使用すると、使用可能なシミュレーションオプションが制限されます。Verilogコードを統合するには、まずコードをネットリストファイルにコンパイルします。次に、IP統合ノードとこのファイルを使用します。

LabVIEW以外でIPの動作を検証します。 IP統合ノードは、デバッグまたはテスト環境でありません。IPをIP統合ノードに統合する前に、まずIPをXilinxコンパイルツールでシンセサイズして確認することをNIは推奨します。IPが堅牢であることを確認するために、サードパーティシミュレーションツールでテストベンチを作成することもできます。

IP出力ポートをシングルサイクルタイミングループクロックの立ち上がりエッジに同期させます。 出力ポートをシングルサイクルタイミングループの立ち上がりエッジに同期させることで、FPGA VIのシミュレーション結果がFPGAターゲットのVIの実行結果と同じになることを確実にします。

すべてのIPの必須事項

以下の要件は、IP統合ノードで使用するすべてのIPに適用されます。

メモ トップレベルの下にあるポートは、どんなデータタイプのものでも使用が可能です。

シーケンシャルな論理が含まれるIPの推奨事項

シーケンシャルな論理は、1つのクロックサイクルから次のクロックサイクルへの論理の状態を保存する、フリップフロップなどの1つ以上のFPGA論理要素を使用する論理です。シーケンシャルな論理がIPに含まれるかどうかを判断するためにIPを調べます。その場合、以下の推奨事項がIPに適用されます。シーケンシャルな論理がIPに含まれない場合、そのIPを組み合わせ論理と呼びます。

メモ 有効信号がIPに含まれない状態でFPGA VIがリセットすると、シングルサイクルタイミングループが実行を開始する前に、IPの初期値が破棄される場合があります。有効信号を含まないことにより、ブロックダイアグラム上の他の関数が初期化されているにも関わらず、不正なデータでIPが動作することを防ぐことができないことを意味します。

組み合わせ論理のみが含まれるIPの推奨事項

組み合わせ論理は、論理の状態を保存しない、つまりシーケンシャルな論理ではない論理です。シーケンシャルな論理がIPに含まれない場合、そのIPを組み合わせ論理と呼びます。組み合わせ論理のみがIPに含まれる場合、以下の手順に従ってください。

  1. IP統合ノードをダブルクリックし、クロックと有効信号ページに移動します。
    メモ ノードがすでに構成されている場合、ノードを右クリックし、ショートカットメニューから構成→クロックと有効信号を選択することができます。
  2. クロック信号名プルダウンリストで、クロック信号なしを選択します。
  3. OKボタンをクリックして変更を保存し、ブロックダイアグラムに戻ります。

これで、IP統合ノードがIPを組み合わせ論理として扱うようになりました。