下表给出了IP配合IP集成节点使用的建议和要求。

适用于所有IP的建议

下列建议适用于所有与IP集成节点配合使用的IP。

建议 详细信息

使用VHDL。 IP集成节点的设计宗旨是与VHDL语言配合使用，以发挥最佳性能。使用Verilog语言限制了可用的仿真选项。如要集成Verilog代码，请先编译代码为网表文件。然后可配合使用该文件和IP集成节点。

验证LabVIEW外部的IP IP集成节点不是调试或测试环境。集成IP至IP集成节点前，建议首先在Xilinx编译工具中综合验证IP。或者可在第三方仿真工具中创建一个测试平台，以确保IP的鲁棒性。

同步IP输出端口至单周期定时循环时钟的上升沿。 同步输出端口至单周期定时循环时钟的上升沿可确保仿真FPGA VI可与VI在FPGA终端上运行产生相同的结果。

适用于所有IP的要求

下列要求适用于所有与IP集成节点配合使用的IP。

注： 顶层文件下层的端口可为任意数据类型。

包含顺序逻辑的IP的建议

顺序逻辑为使用一个或多个FPGA逻辑单元（例如，触发器）存储一个时钟周期至下一个时钟周期的状态的逻辑。检查IP以确认其是否包含顺序逻辑。包含的情况下，请应用下列建议至IP。IP不包含任意顺序逻辑的情况下，IP为组合逻辑。

注： 如IP不包含启用信号且FPGA VI重置，在单周期定时循环开始执行前，LabVIEW可能会丢弃IP的初始化值。缺失启用信号意味着无法阻止IP在无用数据的时钟周期内运行，而此时其它程序函数正在初始化。

仅包含组合逻辑的IP的建议

组合逻辑为不存储逻辑状态的逻辑，即非顺序逻辑。IP不包含任意顺序逻辑的情况下，IP为组合逻辑。如IP包含任意组合逻辑，请完成下列步骤：

  1. 双击IP集成节点并打开时钟和启用信号页面。
    注： 如已配置节点，可右键单击节点，从快捷菜单中选择配置»时钟和启用信号。
  2. 在时钟信号名称下拉菜单，选择无时钟信号。
  3. 单击确定按钮保存更改，并返回程序框图。

IP集成节点将IP视作组合逻辑。