使数组的元素分成若干输出数组,依次输出元素。此函数舍弃所有使输出数组长度不同的元素。

也可通过调整节点大小,添加更多输出接线端。


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输入/输出

  • c1ddbl.png 数组

    数组可以是任意类型的一维数组。

  • i1ddbl.png 降采样的数组

    元素0, n, 2n, …是第一个输出数组。

    函数将数组[0]存储在第一个输出数组的索引0位置,数组[1]存储在第二个输出数组的索引0位置,数组[n-1]存储在最后一个输出数组的索引0位置,数组[n]存储在第一个输出数组的索引1位置,依此类推,n是函数的输出端的数量。

    例如,如数组有16个元素,则连线的输出数组为4个。第一个输出数组接收第0、4、8、12个元素。第二个输出数组接收第1、5、9、13个元素。第三个输出数组接收第2、6、10、14个元素。第四个输出数组接收第3、7、11、15个元素。这是预期的行为。

    如删除输入数组中的一个元素,则只剩下15个元素。最后的降采样数组只有三个元素,(3、7和11),元素15已被删除。由于函数只能返回同样大小的数组,其它三个降采样数组失去最后一个元素,这样每个数组都只有三个元素。

  • i1ddbl.png 降采样的数组

    元素1, n+1, 2n+1, …是第二个输出数组,依此类推。

  • FPGA模块详细信息

    下列信息适用于在FPGA VI中使用上述对象。

    注: 下列信息可能因LabVIEW FPGA模块的不同版本而有所不同。
    单周期定时循环 支持。
    Usage LabVIEW FPGA模块仅支持编译时可转换为单个大小的一维数组。可使用常量或非常量输入。
    定时 函数不需要用于执行的时钟周期,因为函数不包含内部寄存器。
    资源 函数不占用FPGA资源,因为仅执行连线操作。