Timed 구조와 VI를 사용하여 Timed 구조에서의 서브다이어그램 실행 속도 및 우선 순위를 제어하고, Timed 구조의 시작 시간을 동기화하고, 타이밍 소스를 생성하고, 그리고 타이밍 소스의 계층구조를 정합니다.

이 팔레트에 있는 VI 및 함수는 Timed 루프 에러 코드를 반환할 수 있습니다.


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예제

LabVIEW 포함되는 다음 예제 파일을 참조하십시오.

  • labview\examples\Structures\Timed Loop\Timed Loop.lvproj