一部のFPGAターゲットでは、FPGAから割り込みを生成して、データ準備完了、エラー発生、またはタスク完了などのイベントをホストVIに通知することが可能です。ターゲットが割り込みをサポートしているかどうかを確認するには、FPGAターゲットプロパティダイアログボックスを開き、一般ページのターゲット情報セクションを参照します。

メモ 「割り込み」VIは、FPGA VIのタイミングループで使用できません。対策として、タイミングループで「オカーレンス設定」関数を使用しながら、別のWhileループで「オカーレンス待機」を使用できます。その後、Whileループ内で、オカーレンス発生時に「割り込み」VIを使用することで、割り込みを生成できます。

FPGA VIで割り込みを生成するには、以下の手順に従ってください。

  1. FPGA VIのブロックダイアグラムのデータフローにおいて、FPGA VIがホストVIに対して割り込みを生成する必要のある位置に「割り込み」VIを追加します。
  2. 「割り込み」VIのIRQ番号入力を右クリックして、ショートカットメニューから作成→定数を選択します。「割り込み」VIの入力に制御器を作成するか、他のダイアグラムの出力を配線することもできます。
  3. 使用する論理割り込みの値をIRQ番号入力に入力します。論理割り込みの値は、FPGA VIで設定された複数の各割り込みをホストコンピュータが識別することを可能にします。1つの割り込みのみをFPGA VIで設定する場合、任意の論理割り込み番号を使用できます。
  4. 「割り込み」VIのクリアされるまで待機入力を右クリックして、ショートカットメニューから作成→定数を選択します。
  5. ホストVIが割り込みを肯定応答するまで「割り込み」VIを待機させるには、クリアされるまで待機ブール定数をTRUEに設定します。ホストVIが割り込みを肯定応答するまで「割り込み」VIを待機させる必要がない場合は、クリアされるまで待機ブール定数をFALSEに設定します。

FPGAインタフェースで割り込みを使用する情報については、「割り込みを使用してFPGA VIとホストVIを同期する」を参照してください。