あるループ内のリクエスタが他のリクエスタの存在によって起きるリソース競合によりアクセサになるのが遅れると、ジッタが発生します。遅延はループの反復ごとに異なります。たとえば、一定のレートでアナログ入力をサンプルするWhileループを実行するアプリケーションを使用する場合を考えます。FPGA I/Oノードが実行されるたびに、アナログ入力リソースを要求すると直ちにノードがアクセサになります。同じアナログ入力リソースをサンプルする2番目のWhileループを追加すると、2つのFPGA I/Oノードは同時にアナログ入力リソースを要求する場合があります。この場合、アービタはその他のリクエスタがアクセサになるのを許可する間、もう1つのリクエスタを遅延させます。要求の直後にリソースアクセスが発生しないため、この遅延によりジッタが発生します。

ジッタを回避するには、リクエスタがビジー状態の共有リソースにアクセスせず、2つの要求が同じクロックサイクル間で発生しないFPGA VIのブロックダイアグラムを設計します。ジッタは、以下のブロックダイアグラムに示すように、並列ループからリソースインタフェースにアクセスしたり、共有サブVIをVIの独立する2つの箇所で使用すると通常起こります。

上記のブロックダイアグラム内のVIには、両方がメモリブロック1に書き込みを行う、2つの並列Whileループが含まれます。各ループ内の残りのコードの実行時間により、2つのメモリメソッドノードがメモリブロック1への同時の書き込み要求を作成する場合があり、ジッタおよびデータの不確定性の原因となります。上記の例では、カウント1およびカウント2が10～15ティック異なる場合にジッタが起こります。

ジッタが起こる可能性は、1つのリソースに対するアクセサ数とともに増加します。ただし、同時要求を避けると、アービタを介する遅延はアクセサ数に関係なく一定です。上記の例で複数アクセサを回避するには、以下のブロックダイアグラムに示すように、2番目のメモリ項目を作成し、以下のWhileループに書き込むことができます。