入力を次に大きい整数に切り上げます。

たとえば、入力値が3.1の場合、結果は4になります。入力値が-3.1の場合、結果は-3になります。コネクタペーンには、この多態性関数のデフォルトのデータタイプが表示されます。


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入力/出力

  • cdbl.png x —

    xは、スカラ、数値の配列またはクラスタ、数値のクラスタの配列などにできます。

  • idbl.png ceil(x): 最小整数 >= x —

    ceil(x): 最小整数 >= x は、xに最も近い結果の最大の整数です。入力がタイムスタンプ値の場合、関数は次の秒へ切り上げます。

    When x is of the form x = a + bi, that is, when x is complex, the function returns a complex number defined by the next highest integers to the real and imaginary parts of x. The following equation defines ceil(x): 最小整数 >= x: ceil(x) = ceil(a) + i ceil(b)

    • FPGAモジュールの詳細

    以下の説明は、このオブジェクトをFPGA VIで使用する場合に適用されます。

    メモ 以下の詳細は、LabVIEW FPGAモジュールのバージョンごとに変更される場合があります。
    シングルサイクルタイミングループ サポートあり
    Usage この関数は、単精度浮動小数点データタイプをサポートしていません。
    タイミング

    シングルサイクルタイミングループの内側―この関数をシングルサイクルタイミングループ内で使用すると、組み合わせ論理の遅延はxのビット数に比例します。

    シングルサイクルタイミングループの外側―この関数をシングルサイクルタイミングループの外側で使用すると、実行に1クロックサイクルと1レジスタが必要となります。

    オーバーフローモードと丸め込みモードはタイミングに影響を及ぼす可能性があります。
    リソース この関数は、xのビット数に比例するFPGAリソースを必要とします。オーバーフローモードと丸め込みモードはリソースに影響を及ぼす可能性があります。