Ist TRUE, wenn entweder alle Elemente in boolesches Array TRUE sind oder boolesches Array leer ist. Anderenfalls wird FALSE ausgegeben. Die Funktion arbeitet mit Arrays jeder Größe, gibt aber immer nur einen Wert aus, der die Verknüpfung aller Werte aus boolesches Array darstellt.

Die Standarddatentypen für diese polymorphe Funktion sind im Anschlussfeld dargestellt.


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Ein-/Ausgänge

  • c1dbool.png Boolesches Array —

    Boolesches Array kann beliebig viele Dimensionen haben.

  • ibool.png Logisches UND —

    Logisches UND gibt an, ob die Elemente in Boolesches Array TRUE sind.

    • Details zum FPGA-Modul

    Die folgenden Details gelten, wenn Sie dieses Objekt in einem FPGA-VI verwenden.

    Hinweis Die folgenden Details können sich mit jeder Version des LabVIEW FPGA Modules ändern.
    SCTL (Single-Cycle Timed Loop) Unterstützt.
    Verwendung Verwenden Sie für maximale Zeit- und Ressourceneffizienz boolesche Funktionen in einer SCTL.
    Timing

    In Single-Cycle Timed Loop--Wenn Sie boolesche Funktionen in einer Single-Cycle Timed Loop verwenden, trägt jede boolesche Operation geringfügig zur kombinatorischen Verzögerung der Single-Cycle Timed Loop bei.

    Außerhalb einer SCTL--Wenn Sie boolesche Funktionen außerhalb einer SCTL verwenden, erfordert jede boolesche Operation eine Taktperiode.
    Ressourcen Boolesche Funktionen verbrauchen nur dann erhebliche FPGA-Ressourcen, wenn Sie ein großes Array mit dem Eingang verbinden. Sie sollten Arrays begrenzen, um FPGA-Ressourcen zu schonen.