입력의 합계를 계산합니다.


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입력/출력

  • cdbl.png x —

    x는 스칼라 숫자, 숫자의 배열 또는 클러스터, 숫자 클러스터의 배열 등이 될 수 있습니다.

  • cdbl.png y —

    y는 스칼라 숫자, 고정 소수점 수, 숫자의 배열 또는 클러스터, 숫자 클러스터의 배열, 타임스탬프 등이 될 수 있습니다.

  • idbl.png x+y —

    x+y는 x와 y의 합입니다.

    노트 이 함수를 수동으로 설정하여 원하는 타입의 데이터를 출력할 수 있습니다. 출력 데이터 타입을 지정하려면, 이 함수에서 마우스 오른쪽 버튼을 클릭한 후 프로퍼티를 선택하여 객체 프로퍼티 대화 상자를 디스플레이합니다. 출력 설정 페이지에서, 형 아이콘을 클릭하고 원하는 데이터 타입을 선택합니다. 파란색 강제 변환점이 함수의 출력 터미널에 나타나며, 이는 출력 데이터 타입의 설정이 완료되었다는 표시입니다.

    • 행렬 세부사항

    행렬 데이터를 입력으로 이 함수에 연결할 때, 행렬 데이터 타입을 사용하는 SubVI를 포함하는 VI는 함수를 대체합니다. 결과 VI는 같은 아이콘을 가지지만 행렬 특정 알고리즘을 포함합니다. 입력으로부터 행렬의 연결을 해제하면 노드는 VI로 남아 있게 됩니다. 다른 데이터 타입을 입력으로 연결하여 원래 함수를 복구합니다. 데이터 타입을 함수에 연결하고 해당 데이터 타입이 기본 수학 연산에서 실패를 유발할 경우, 함수는 NaN을 반환합니다.

    또한 [복합 연산] 함수를 사용하여 하나 또는 그 이상의 값을 추가할 수 있습니다.

    고정 소수점 세부사항

    고정 소수점 값을 [더하기], [빼기], [곱하기], [제곱]과 같은 [숫자형] 함수에 연결하면, 해당 함수들은 일반적으로 워드 길이의 비트를 잃지 않는 값들을 반환합니다. 하지만, 이 작업으로 인해 LabVIEW가 수용하는 최대 워드 길이를 초과하는 값이 생성되는 경우에는 오버플로우 또는 반올림 조건이 발생할 수도 있습니다. LabVIEW가 수용하는 최대 워드 길이는 64 비트입니다. 숫자형 노드 프로퍼티 대화 상자를 사용하여 고정 소수점 데이터의 오버플로우 또는 반올림을 LabVIEW가 어떻게 처리할지 설정합니다.

    FPGA 모듈 세부사항

    다음 세부사항은 FPGA VI에서 이 객체를 사용할 때 적용됩니다.

    노트 다음 세부사항은 각 LabVIEW FPGA Module 버전에 따라 변경될 수 있습니다.
    Single-Cycle Timed 루프 지원함.
    Usage 이 함수를 단정도 부동소수 데이터 타입과 함께 사용하는 경우,단정도 부동소수 데이터 타입 사용하기 FPGA 설계에서 사용할 데이터 타입 결정하기에서는 리소스 사용, 지연 시간 및 단일 사이클 Timed 루프 지원의 의미에 대해 설명합니다.
    타이밍

    단일 사이클 Timed 루프 내부 --단일 사이클 Timed 루프내에서 이 함수를 사용하는 경우, 조합 로직 지연은x또는y의 비트 개수에 비례하여 데이터 타입이 더 큽니다.

    단일 사이클 Timed 루프밖에서 --이 함수를 단일 사이클 Timed 루프 밖에서 사용하는 경우, 하나의 클럭 사이클과 하나의 레지스터를 사용합니다.

    이 함수를 고정 소수점 데이터 타입과 함께 사용하면오버플로우 및 반올림 모드는 타이밍에 영향을 미칠 수 있습니다.
    리소스 이 함수는x또는y의 비트 개수 중 더 큰 데이터 타입에 비례하는 FPGA 리소스를 필요로 합니다. 이 함수를 고정 소수점 데이터 타입과 함께 사용하면오버플로우 및 반올림 모드는 리소스에 영향을 미칠 수 있습니다.

    예제

    LabVIEW 포함되는 다음 예제 파일을 참조하십시오.

    • labview\examples\Numerics\Numeric Functions.vi