基準クロックはデジタイザの位相ロックループ (PLL) 回路で使用され、内部発振器を基準クロックに同期します。2つのクロックが位相ロックされている場合、内部発振器による周波数の安定性は、PLL基準クロックの安定性と同等です。代わりに、位相ロックは、同じ基準クロックに位相ロックされている複数デバイスに対してクロックを同期します。基準クロックの最も一般的な周波数は10 MHzです。このクロック周波数は通常、ケーブルで減衰または損失の影響を受けることなく共有可能なためです。ただし、基準クロックの周波数範囲は1 MHz～20 MHzです。ご使用のデバイスがサポートしている範囲については、このヘルプファイルの「デバイス」セクションを参照してください。以下の図は、PLLのブロックダイアグラムを示します。

この回路の動作は、すべてのPLLで共通しています。PLLは、電圧制御発振器 (VCO) の周波数および位相を制御するフィードバック制御システムです。入力信号は、位相検波器に送られます。VCOの出力は他の入力に接続されます。上記の図に示されるように、両信号の周波数は同じです。位相検波器からの出力は、2つの入力信号間の位相差異に比例する電圧を発生します。ローパスフィルタは、位相検波器から信号を取り入れ、PLLの動特性を決定します。フィルタ処理された信号はVCOを制御します。