Stockage de données IP Xilinx

Implémenter l'IP associée aux FIFO, RAM et ROM.

Nœuds d'IP de générateur Xilinx CORE
Implémenter différentes fonctions d'IP Xilinx
Générateur de bloc de mémoire
Remplace les LogiCORE de bloc de mémoire à deux ports et du bloc de mémoire à un port, mais n'est pas un remplacement direct. Utilisez ce générateur dans toutes les nouvelles conceptions Xilinx.
Générateur de mémoire distribuée
Crée des blocs ROM à performance et surface optimisées, des mémoires distribuées à un ou deux ports et des mémoires basées SRL16 pour les FPGA Xilinx.
Générateur de FIFO
Génère des FIFO à ressources et performances optimisées avec des domaines d'horloges de lecture/écriture communs ou indépendants, et des signaux de handshake et des marqueurs pleins ou vides fixes ou programmables optionnels.
Registre à décalage basé RAM
Génère des registres de style FIFO compacts et rapides, des lignes à retard ou des buffers à décalage temporel allant jusqu'à 256 bits de large et 1024 mots de profondeur en utilisant Select RAM en mode SRL 16 ou SRLC32.