Générateur de mémoire distribuée

Crée des blocs ROM à performance et surface optimisées, des mémoires distribuées à un ou deux ports et des mémoires basées SRL16 pour les FPGA Xilinx. Le noyau remplace la version précédente du noyau de mémoire distribuée LogiCORE. Utilisez ce noyau pour toutes les nouvelles conceptions pour les familles supportées à chaque fois qu'une mémoire distribuée est requise.

Dans l'onglet Élément, cliquez sur Configurer IP Xilinx pour configurer les entrées et les sorties de ce nœud.

Licence requise : Non

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