Registre à décalage basé RAM

Génère des registres de style FIFO compacts et rapides, des lignes à retard ou des buffers à décalage temporel allant jusqu'à 256 bits de large et 1024 mots de profondeur en utilisant Select RAM en mode SRL 16 ou SRLC32. Vous pouvez créer des registres à décalage de longueur fixe ou de longueur variable, ainsi que spécifier la capacité du registre de sortie avec des commandes synchrones et Clock Enable.

Dans l'onglet Élément, cliquez sur Configurer IP Xilinx pour configurer les entrées et les sorties de ce nœud.

Licence requise : Non

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