Xilinx-IP: Speicherung von Daten
- Aktualisiert2023-02-17
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Xilinx-IP: Speicherung von Daten
Implementiert IP für FIFOs, RAMs und ROMs.
Implementiert verschiedene Xilinx-IP-Funktionen.
Ersetzt die LogiCOREs des Dual-Port-Block-Speichers und des Single Port Block Speichers, aber ist kein direkt einsetzbarer Ersatz. Verwenden Sie diesen Generator in allen neuen Xilinx-Entwürfen.
Erstellt flächen- und leistungsoptimierte ROM-Blöcke, verteilte Einzel- und Dual-Port-Speicher sowie SRL16-basierte Speicher für Xilinx-FPGAs.
Generiert ressourcen- und leistungsoptimierte FIFOs mit gemeinsamen under unabhängigen Lese-/Schreib-Taktbereichen und optionalen festen oder programmierbaren Voll- und Leer-Flags.
Erzeugt schnelle, kompakte FIFO-Register, Leitungsverzögerungen, oder Laufzeitunterschiedpuffer mit einer Breite bis zu 256 Bits und einer Tiefe bis zu 1024 Words mit einer RAM-Auswahl im Modus SRL 16 oder SRLC32.