FIFO-Generator

Generiert ressourcen- und leistungsoptimierte FIFOs mit gemeinsamen under unabhängigen Lese-/Schreib-Taktbereichen und optionalen festen oder programmierbaren Voll- und Leer-Flags. Der FIFO-Generator stellt eine Auswahl der Speicherressourcentypen zur Implementierung bereit, z. B. eine auf Hamming-Code basierende Fehlersuche sowie eine Fehlerinjektion beim Systemtest, um die Datenintegrität zu gewährleisten. FIFO-Breite und -Tiefe sind parametrierbar und bei systemeigenen Schnittstelle FIFOs werden außerdem asymmetrische Lese- und Schreibvorgänge und Portbreiten unterstützt.

Klicken Sie auf der Registerkarte Objekt auf Xilinx-IP konfigurieren, um die Eingänge und Ausgänge für diesen Knoten zu konfigurieren.

Lizenz erforderlich: Nein

Schnittstelle: AXI4, AXI4-Stream, AXI4-Lite

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