Xilinx IP数据存储
- 更新时间2023-02-17
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Xilinx IP数据存储
实现与FIFO、RAM和ROM有关的IP。
实现多个Xilinx IP功能。
替换双端口块存储器和单端口块存储器LogiCORE，但不是直接插入式替换。在全部新的Xilinx设计中使用该生成器。
为Xilinx FPGA创建区域和性能优化的ROM块、单端口和双端口分布式存储器及基于SRL16的存储器。
生成具有公共或独立读取/写入时钟域的资源和性能优化的FIFO，以及可选的固定或可编程的全/空标志和握手信号。
在SRL 16或SRLC32模式下使用“选择RAM”，生成快速、紧凑的FIFO寄存器、延迟线或时间偏移缓冲区。最大可为256比特位宽度、1024个字深度。