For 루프, While 루프, 또는 (Real-Time, Windows) Timed 루프에서 시프트 레지스터를 사용하여 한 루프 반복에서 다음 루프 반복으로 값을 전달합니다.

다음 단계를 따라 시프트 레지스터를 생성하여 다음 루프 반복으로 값을 전달합니다.

  1. 블록다이어그램에 구조를 추가합니다. 예를 들면, 블록다이어그램에 While 루프를 추가합니다.
  2. 루프의 왼쪽 또는 오른쪽 경계에서 마우스 오른쪽 버튼을 클릭하고 바로 가기 메뉴에서 시프트 레지스터 추가를 선택합니다.

여러 개의 시프트 레지스터를 사용하여 반복되는 값을 기억할 수 있으며 시프트 레지스터의 초기값 리셋을 사용하여 시프트 레지스터를 초기화할 수 있습니다.

노트 (FPGA Module) FPGA Module은 플립 플롭 그룹을 사용하여 시프트 레지스터를 구현합니다.