하나 이상의 서브다이어그램, 즉 케이스를 가지며, 구조가 실행되면 그 중 하나만 실행됩니다. 케이스 선택자에 연결된 값이 어떤 케이스가 실행될지 결정합니다.


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케이스 구조의 구성요소

  • 선택자 라벨—관련 케이스가 실행시키는 값을 디스플레이합니다. 한 개의 값이나 값의 범위를 지정할 수 있습니다. 또한 선택자 라벨을 사용하여 기본 케이스를 지정할 수도 있습니다.
  • 서브다이어그램(케이스)—케이스 선택자에 연결된 값이 선택자 라벨에 보이는 값과 일치할 때 실행되는 코드를 포함합니다. 서브다이어그램의 개수 또는 순서를 수정하려면, 케이스 구조의 경계에서 마우스 오른쪽 버튼을 클릭한 후 적절한 옵션을 선택합니다.
  • 케이스 선택자—입력 데이터의 값에 따라 실행할 케이스를 선택합니다. 입력 데이터는 불리언, 문자열, 정수, 열거형 타입 또는 에러 클러스터가 될 수 있습니다. 케이스 선택자에 연결하는 데이터 타입에 따라 선택자 라벨에 입력할 수 있는 케이스가 결정됩니다.

    • 케이스 구조 설정하기

    케이스 구조 재배치하기

    케이스 구조의 문제 해결하기

    LabVIEW FPGA Module 세부사항

    다음 세부사항은 FPGA VI에서 이 객체를 사용할 때 적용됩니다.

    노트 다음 세부사항은 각 LabVIEW FPGA Module 버전에 따라 변경될 수 있습니다.
    Single-Cycle Timed 루프 지원함.
    Usage 해당 없음
    타이밍

    단일 사이클 Timed 루프 내부--단일 사이클 Timed 루프 내부에서 케이스 구조를 사용하는 경우, 케이스 선택자를 계산하는데 필요한 조합 로직 지연은 선택자 입력 데이터 타입의 폭과 케이스의 개수에 비례합니다. 출력 터널에 의해 발생하는 조합 로직 지연은 케이스의 개수에 비례합니다.

    단일 사이클 Timed 루프 외부--단일 사이클 Timed 루프 외부에 케이스 구조를 사용할 때 케이스 선택자를 평가하는데 1개의 클럭 사이클이 소요됩니다. 출력 터널은 클럭 사이클을 실행할 필요가 없고 레지스터를 포함하지 않습니다.
    리소스 케이스 선택자는 입력 데이터 타입의 폭과 케이스의 개수에 비례하는 FPGA 리소스를 필요로 합니다. 출력 터널은 출력 데이터 타입의 폭과 케이스의 개수에 비례하는 FPGA 리소스를 필요로 합니다.
    노트 복잡한 케이스 구조는 긴 연결 경로를 초래할 수 있으며 클럭 영역의 최대 클럭 속도를 제한할 수 있습니다.

    예제

    LabVIEW에 포함된 다음 예제 파일을 참조하십시오.

    • labview\examples\Structures\Case Structure\Case Structure - Selector Data Types.vi