高スループット固定小数点に変換

を指定します。この関数の入力端子と出力端子の エンコーディング、ワード長、整数ワード長 です。指定する構成によって、端子の 値の範囲 です。

• xタイプ―

  x入力端子の固定小数点構成を指定します。

  この端子に固定小数点データタイプを配線すると、このセクションは淡色表示となり、ワイヤからの情報が使用されます。

  • 符号付き―この端子が符号付きであることを指定します。
  • 符号なし―この端子が符号なしであることを指定します。
  • ワード長―この端子のワード長を指定します。
  • 整数ワード長―この端子の整数ワード長を指定します。
• yタイプ―

  y入力端子の固定小数点構成を指定します。

  • 符号付き―この端子が符号付きであることを指定します。
  • 符号なし―この端子が符号なしであることを指定します。
  • ワード長―この端子のワード長を指定します。
  • 整数ワード長―この端子の整数ワード長を指定します。
• オーバーフローモード―

  この関数の処理方法を指定します。オーバーフローです。折り返し (デフォルト) または 飽和のいずれかを選択できます。

  メモ 飽和オプションは、 ラップ オプションよりも多くのFPGAリソースと長い組み合わせパスを必要とします。このような場合、飽和を選択すると、この関数がコンパイルできる最大クロックレートが低くなる可能性があります。
• 丸め込みモード―

  この関数がどのように機能するかを指定します。 丸め込みが必要な場合、出力データを丸めます。切り下げ (デフォルト)、四捨五入 - 中間値は切り上げ、四捨五入-最下位ビットを特定のいずれかを選択できます。丸め込みが発生する場合、選択するオプションは この関数が必要とするリソースの量に影響します。

• シングルサイクルタイミングループの外側―このExpress VIをループの外側で実行するように構成します。シングルサイクルタイミングループ

  このオプションを選択し、このExpress VIをシングルサイクルタイミングループの内側に配置すると、FPGA VIをコンパイルすると、 コード生成エラー ウィンドウにエラーが表示されます。

• シングルサイクルタイミングループの内側―このExpress VIをシングルサイクルタイミングループの内側で実行するように構成します。

  このオプションを選択してこのExpress VIをシングルサイクルタイミングループの外側に配置すると、FPGA VIのコンパイル時にコード生成エラーウィンドウにエラーが表示されます。

• スループット(Throughput)―有効な入力データの2つの連続した値の間のサイクル数を表示します。この数は必ず1サイクルです。そのため、LabVIEWではこのExpress VIを配置する位置により値が設定されます。

  シングルサイクルタイミングループの内側を選択すると、LabVIEWは 1サイクル/サンプルに設定されます。 シングルサイクルタイミングループの外側を選択すると、LabVIEWは 1呼び出し/サンプルに設定されます。

• レジスタ出力―この関数の出力の前に内部レジスタを追加します。このオプションを選択すると、関数のレイテンシが1サイクル分増加します。

• 演算オーバーフロー―この関数がブロックダイアグラムに 演算オーバーフロー 出力端子を表示するように指定します。この端子は、この関数の実行中にオーバーフローが発生してかどうかを示します。

x —

構成を変更する固定小数点数を指定します。

入力有効 —

次の処理データポイントを受信したかどうかを示します。先行ノードからこのノードにデータを転送するには、先行ノードの 出力有効 出力をこの 入力有効 に配線します。

これを表示するには ハンドシェイク 端子で、 シングルサイクルタイミングループの内側 オプションを選択し、 出力をレジスタ チェックボックスをオンにします。これらのオプションは、構成ダイアログボックスにあります。

出力準備完了 —

後続ノードがこのExpress VIから返される新しい値を受信できる状態かどうかを示します。デフォルトはTRUEです。を使用 フィードバックノード は、後続ノード の入力準備 完了を現在のノードの 出力準備 完了に配線します。

メモ サイクル中 に出力準備完了 がFALSEの場合、 出力有効 端子はそのサイクル中にFALSEを返します。

出力準備完了を表示するには、 シングルサイクルタイミングループの内側 オプションを選択し、 出力を登録 チェックボックスをオンにします。これらのオプションは、構成ダイアログボックスにあります。

y —

指定された固定小数点構成を適用して xを返します。

演算オーバーフロー —

理論上の演算値が出力データタイプの有効な範囲を超える場合、TRUEを返します。演算オーバーフローからTRUEが返された場合、関数が返す値はオーバーフローモードオプションによって決定されます。

演算オーバーフロー端子は、演算オーバーフローチェックボックスをオンにした場合にのみ表示されます。このチェックボックスは、構成ダイアログボックスのオプション端子セクションに表示されます。

出力有効 —

ノードが後続ノードで使用できる結果を計算済みの場合、TRUEを返します。出力有効を使用 他のFPGA VIおよび関数とのハンドシェイク。

この端子を表示するには、構成ダイアログボックスで シングルサイクルタイミングループの内側 を選択します。

入力準備完了 —

このノードが新しい入力データを受信できる状態になるとTRUEを返します。入力準備完了に先行ノードの出力準備完了を配線するには、フィードバックノードを使用します。

メモ あるサイクルで 入力準備完了 がFALSEを返した場合、次のサイクルで他のノードがこのノードに送信するデータはLabVIEWされます。LabVIEWは、次のサイクルで入力有効端子がTRUEである場合もこのデータを破棄します。

入力準備完了を表示するには、 シングルサイクルタイミングループの内側 オプションを選択し、 出力を登録 チェックボックスをオンにします。これらのオプションは、構成ダイアログボックスにあります。