FPGAモジュールのシングルサイクルタイミングループは、標準のLabVIEWFPGAシングルサイクルタイミング ループ のタイミングは、指定したFPGAクロックのクロックレートに正確に対応します。FPGAターゲットのベースクロック以外のクロックを使用するようにシングルサイクルタイミングループを構成することで、FPGA VIの 複数のクロック領域 。シングルサイクルタイミングループを制御するFPGAクロックを指定するには、シングルサイクルタイミングループの入力ノードの ソース名 入力に値を配線するか、タイミングループを構成 ダイアログボックス

以下のVI、関数、またはストラクチャはシングルサイクルタイミングループ内で使用できません。

  • 「アナログ周期測定」VI
  • 「バタワースフィルタ」VI
  • 「離散遅延」VI
  • 「除算」関数
  • 「FIFOクリア」関数
  • FPGA I/Oメソッドノード (特定のFPGAターゲットを使用する場合を除く)
  • FPGA I/Oプロパティノード (特定のFPGAターゲットを使用する場合を除く)
  • 「割り込み」VI
  • 「ルックアップテーブル1D」VI (データ補間が有効な場合)
  • 「ループタイマ」Express VI
  • 同じI/Oリソースが構成された複数のFPGA I/Oノード (ループ内とループ外に少なくとも1つずつ以上ノードがある場合)
  • 非再入可能サブVI (複数インスタンスを使用する場合)
  • 「ノッチフィルタ」VI
  • PID VI
  • 「商&余り」関数
  • 「逆数」関数
  • 「1D配列回転」関数
  • 「正弦波発生器」VI
  • 単精度浮動小数点演算
  • 平方根関数
  • タイミングループ
  • 「待機」Express VI
  • 「オカーレンス待機」関数
  • Whileループ
    •

    FPGAターゲットによっては、上記以外にもサポートしないVIまたは関数がある場合もあります。また、特定のI/O項目をシングルサイクルタイミングループの内外でサポートしないターゲットもあります。特定のFPGAターゲットを参照詳細については、 ハードウェアのドキュメント を参照してください。

    以下の表は、シングルサイクルタイミングループとその他のコンポーネントのやりとりを示しています。

    マイコンピュータの下のVIで開いたシングルサイクルタイミングループ マイコンピュータの下にある開いているVIにシングルサイクルタイミングループを配置すると、そのシングルサイクルタイミングループにFPGAがサポートしていない端子がいくつか表示されます。その後、このVIをFPGAターゲットの下で開くと、これらの端子が表示状態のままになります。FPGAターゲットの下で開いているVIにシングルサイクルタイミングループを配置すると、サポートされないシングルサイクルタイミングループの端子は非表示になります。このVIをマイコンピュータで開くと、マイコンピュータでサポートされないすべてのシングルサイクルタイミングループの端子が非表示になります。
    FPGAターゲットの下のVIで開いたシングルサイクルタイミングループ FPGA VIにシングルサイクルタイミングループを配置すると、デフォルトではソース名入力だけが表示されます。FPGA VIに配置したシングルサイクルタイミングループの入力ノードにあるソース名とエラー以外の入力はすべて無効です。エラーは、FPGA VI内のシングルサイクルタイミングループで唯一サポートされている出力です。
    メモ FPGA VIでは、シングルサイクルタイミングループの前または後にフレームを追加してタイミングシーケンスストラクチャとして使用しないでください。LabVIEW FPGAモジュールは、タイミングシーケンスストラクチャをサポートしていません。
    シングルサイクルタイミングループ内の表示器 シングルサイクルタイミングループ内には表示器を配置できますが、その表示器のローカル変数がその表示器に書き込みを行っていない場合に限ります。
    FPGA I/Oノードとシングルサイクルタイミングループ を使用できます。FPGAターゲットでサポートされている場合、シングルサイクルタイミングループ内のFPGA I/Oノード 。使用するFPGAターゲットがシングルサイクルタイミングループをサポートしている場合は、 リクエスタが複数の場合のみアービトレートとアービトレーションなしのみ を使用できます。アービトレーションオプションリクエスタが複数の場合のみアービトレートを選択した場合、FPGA VIの1つのI/O項目に対してFPGA I/Oノードの複数のインスタンスを使用できません。アービトレーションなしを選択した場合、FPGA VIの1つのI/O項目に対してFPGA I/Oノードの複数のインスタンスを使用できますが、シングルサイクルタイミングループ内の各インスタンスが同じレートで実行されている必要があります。
    フラットシーケンスとシングルサイクルタイミングループ を使用できます。フラットシーケンス またはシングルサイクルタイミングループ内の スタックシーケンス ストラクチャです。すべてのシーケンスフレームは、1つのクロックサイクルで実行されます。
    サブVIとシングルサイクルタイミングループ の複数のインスタンスを使用することはできません。シングルサイクルタイミングループ内の 非再入可能 または共有サブVI。シングルサイクルタイミングループ内で、再入可能VIの複数のインスタンスを使用できます。共有リソース
    「オカーレンス待機」関数とシングルサイクルタイミングループ は使用できません。「オカーレンス待機」 関数をシングルサイクルタイミングループ内に配置します。ただし、「オカーレンス設定」 関数。その後、シングルサイクルタイミングループの外側で「オカーレンス待機」関数を使用できます。Whileループ またはForループ
    1クロックサイクル関数、内部レジスタ、およびシングルサイクルタイミングループ シングルサイクルタイミングループでは、実行に1クロックサイクルかかる関数を使用できます。メモリメソッドノードこの関数を組込ブロックメモリを使用するメモリ項目の読み取りに使用する場合、関数の出力は次のシングルサイクルタイミングループの反復まで有効ではありません。したがって、このような関数の出力は初期化されないシフトレジスタに直接配線する必要があります。
    メモ メモリメソッドノードなどの関数FFTExpress VI、およびFPGA I/O、でパスとして表示される 内部レジスタタイミング違反解析 ウィンドウ。
    シングルサイクルタイミングループ内の配列とクラスタ FPGA VIをシングルサイクルタイミングループ内の特定の数値およびブール関数に配線された配列とクラスタでコンパイルできます。
    シングルサイクルタイミングループ内のForループ Forループに配列、数値、ブール、または比較演算だけが含まれ、自動指標トンネルのみが使用される場合、シングルサイクルタイミングループ内にForループを配置できます。シフトレジスタ、フィードバックノード、またはVI呼び出しなど、状態を生成または含むオブジェクトは、シングルサイクルタイミングループ内のForループで使用できません。
    単精度浮動小数点 (SGL) データタイプおよびシングルサイクルタイミングループ ほとんどの関数は実行できないシングルサイクルタイミングループ内の単精度浮動小数点演算は、 実行に複数のクロックサイクルを必要としますが、ハンドシェイク信号を持たないためです。