このトピックには、ブール関数 パレット。

メモ このトピックの情報は、LabVIEW FPGAモジュールのバージョンによって内容が異なる可能性があります。

以下の説明は、「複合演算」関数、「数値をブール配列に変換」関数、TRUEおよびFALSE定数以外のすべてのブール関数に適用されます。

シングルサイクルタイミングループ サポートあり
使用 時間とリソースをできるだけ効率化するために、ブール関数はシングルサイクルタイミングループ内に配置してください。
タイミング

シングルサイクルタイミングループの内側―ブール関数をシングルサイクルタイミングループ内で使用すると、ブール演算が発生するたびにシングルサイクルタイミングループの組み合わせ論理に若干遅延が発生します。

シングルサイクルタイミングループの外側―ブール関数をシングルサイクルタイミングループの外側で使用すると、各ブール演算に1クロックサイクルが必要となります。

リソース ブール関数は、入力に大規模な配列が配線された場合に限り、大量のFPGAリソースを消費します。考慮する配列を制限 してFPGAリソースを節約します。
複合演算
シングルサイクルタイミングループ サポートあり
使用

この関数を単精度浮動小数点データタイプで使用する場合は、単精度浮動小数点データタイプ とリソースの使用、レイテンシ、およびシングルサイクルタイミングループサポートへの影響については 、「FPGA設計で使用するデータタイプを決定する」 トピックを参照してください。

FPGA VIで使用する場合、この関数はホストコンピュータで使用する場合とは異なる順序で演算を実行するため、「複合演算」関数は浮動小数点演算で異なる結果を返すことがあります。
タイミング シングルサイクルタイミングループ内に配置された場合、組み合わせ論理の遅延は入力の数に対数的に比例します。
リソース この関数によるFPGAリソースの消費は入力の数Nに比例します。各演算には専用ハードウェアが割り当てられ、演算の総数は常にN - 1となります。
数値をブール配列に変換
シングルサイクルタイミングループ サポートあり
使用

LabVIEW FPGAモジュールは、コンパイル時に固定サイズに決定される1次元配列のみをサポートしています。LabVIEWが配列の単一サイズを推測できない場合は、配列を次のように手動で構成する必要があります。固定サイズ

この関数に配列やクラスタを配線できません。
タイミング この関数は、内部レジスタを持たないため実行クロックサイクルは必要ありません。
リソース この関数は単なる配線操作であるため、FPGAリソースを必要としません。

TRUE/FALSE定数

以下の詳細は、真 定数とFalse 定数です。

シングルサイクルタイミングループ サポートあり
使用 なし
タイミング この関数は、内部レジスタを持たないため実行クロックサイクルは必要ありません。
リソース この関数自体は、FPGAリソースを消費しません。ただし、論理演算にTRUE定数またはFALSE定数を配線すると、値は論理演算に統合されます。