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FPGA I/Oノード

このデバイスで読み取るに構成されたFPGA I/Oノードを使用してください。
メモ NI 9237を、選択可能なタイムベースソースを持つ他のモジュールと同期できます。

ソフトウェア内の端子

FPGA I/Oノードを使用して、このデバイスの以下の端子にアクセスできます。

表 245. ソフトウェア内の端子
端子 説明
AIx アナログ入力チャンネルx (xはチャンネル番号)。NI 9237にはAIチャンネル0～3があります。モジュールの同期が行われていない場合や、同じデータレートを使用していない場合は、1つのFPGA I/Oノードにある複数のモジュールのAIチャンネルにアクセスしないでください。
オンボードクロック NI 9237の12.8 MHz内部クロック。

このチャンネルにアクセスするには、FPGA I/Oノードをシングルサイクルタイミングループ内で使用します。このチャネルにアクセスするには、NI 9237のオンボードクロックをエクスポートする必要があります。

開始 NI 9237によるデータ集録の開始を制御するチャネル。

開始チャネルにTRUEが書き込まれると、NI 9237がデータの集録を開始します。NI 9237でのデータ集録時にモジュールのプロパティまたはTEDS情報にアクセスするには、停止チャネルにTRUEを書き込む必要があります。

開始チャンネルにFALSEが書き込まれると、何も実行されません。
停止 NI 9237によるデータ集録の停止を制御するチャネル。

停止チャネルにTRUEが書き込まれると、NI 9237はデータの集録を停止します。NI 9237でのデータ集録時にモジュールのプロパティまたはTEDS情報にアクセスするには、停止チャネルにTRUEを書き込む必要があります。

停止チャンネルにFALSEが書き込まれると、何も実行されません。
メモ 開始チャネルと停止チャネルの使用例については、labview\examples\CompactRIO\Module Specific\NI 9237\NI 9237 Getting Started\NI 9234 Getting Started.lvprojの「NI 9237 Getting Started」VIを参照してください。

アービトレーション

このデバイスでは、リクエスタが複数の場合のみアービトレートオプションだけがサポートされています。このデバイスではアービトレーション設定を実行できません。

メソッド

このデバイスはメソッドをサポートしていません。

I/Oプロパティ

FPGA I/Oプロパティノードを使用して、このデバイスの以下のI/Oプロパティにアクセスできます。

表 246. I/Oプロパティ
プロパティ 説明
ハーフブリッジ有効 各チャンネルのハーフブリッジ構成オプションを制御します。
LSB加重 LSB加重を、チャンネルのLSB毎の100 fV/V単位で返します。100 fVは10-13 Vです。Cシリーズモジュールプロパティダイアログボックスでキャリブレーションモードを未処理に設定した場合、この値を使用してNI 9237データの変換およびキャリブレーションを行います。
オフセット チャネルのキャリブレーションオフセットを10 nV/V単位で返します。Cシリーズモジュールプロパティダイアログボックスでキャリブレーションモードを未処理に設定した場合、この値を使用してNI 9237データの変換およびキャリブレーションを行います。
オフセットキャリブレーション有効 オフセットキャリブレーションを有効にします。両方の信号入力ピンの接続を解除し、チャンネル入力を0に強制します。
シャントキャリブレーション有効 各チャンネルのシャントキャリブレーションスイッチを制御します。

モジュールプロパティ

FPGA I/Oプロパティノードを使用して、このデバイスの以下のモジュールプロパティにアクセスできます。

表 247. モジュールプロパティ
プロパティ 説明
データレート NI 9237がデータを集録するレートを設定します。
励起電圧 励起電圧レベルを設定します。すべてのチャンネルは同じ励起電圧を使用します。
モジュールID モジュールID (0x73A4) (NI 9237、DSUB付き) または (0x71C3) (NI 9237、RJ-50付き)
シリアル番号 モジュール固有のシリアル番号を返します。
ベンダID NIのベンダID (0x1093) を返します。

シングルサイクルタイミングループ

オンボードクロックチャネルは、シングルサイクルタイミングループ内で使用します。NI 9237のその他のチャネルはシングルサイクルタイミングループ内で使用できません。このモジュールのループタイミングについては、「ループタイミング (FPGAインタフェース)」を参照してください。