FPGA VIで、aの入力ノードをダブルクリックします。 このダイアログボックスを開くには、タイミングループを使用するか、ノードを右クリックしてショートカットメニューから 入力ノードを構成 を選択します。

このダイアログボックスを使用して、 FPGA VIのシングルサイクルタイミングループ。

メモ シングルサイクルタイミングループを制御するクロックを指定するには、タイミングループの入力ノードの ソース名 入力を使用することもできます。コネクタペーンで入力端子として構成されたFPGAクロック制御器を使用することで、以下を作成できます。 構成可能なクロックを持つサブVI

シングルサイクルタイミングループが任意の FPGAターゲットの下のクロック プロジェクトエクスプローラ ウィンドウ。ブロックダイアグラムに複数のシングルサイクルタイミングループを配置して、各ループが異なるクロックレートで実行させることが可能です。このダイアログボックスを開くには、タイミングループの入力ノードをダブルクリックします。

このダイアログボックスには、以下のコンポーネントが含まれています。

オプション 説明
ループ名 FPGA VIのシングルサイクルタイミングループの名前を指定します。この名前を使用して、シングルサイクルタイミングループを識別することができます。 タイミング違反解析 ウィンドウ。
間接的な有効信号の削除が必要 コンパイラに以下を要求します。 シングルサイクルタイミングループから間接的な有効信号を削除します。コンパイラが間接的な有効信号を削除できない場合は、コード生成エラーが返されます。このチェックボックスは、デフォルトでオフになっています。
メモ このオプションは、間接的な有効信号の削除をサポートするターゲットでのみ表示されます。を参照してください。 間接的な有効信号の削除のサポートの詳細については、ターゲットハードウェアのドキュメントを参照してください。
親ダイアグラムを使用 シングルサイクルタイミングループでトップレベルFPGAターゲットクロックを使用します。
タイミングソースを選択 トップレベルFPGAターゲットクロック以外のクロックを選択します。FPGAターゲットベースクロックまたは任意のFPGAターゲットクロックを選択できます。 派生します。
使用可能なタイミングソース のFPGAターゲットの下に表示される使用可能なタイミングソースのリストを表示します。 プロジェクトエクスプローラ ウィンドウ。
選択 シングルサイクルタイミングループクロックとして選択したクロックの詳細を表示します。