このトピックには、ストラクチャ パレット。

メモ このトピックの情報は、LabVIEW FPGAモジュールのバージョンによって内容が異なる可能性があります。
ケースストラクチャ
シングルサイクルタイミングループ サポートあり
使用 なし
タイミング

シングルサイクルタイミングループの内側―ケースストラクチャをシングルサイクルタイミングループ内で使用すると、ケースセレクタの評価に必要となる組み合わせ論理の遅延は、セレクタ入力データタイプの幅とケースの数に比例します。出力トンネルによって生じる組み合わせ論理の遅延は、ケースの数に比例します。

シングルサイクルタイミングループの外側―ケースストラクチャをシングルサイクルタイミングループの外側で使用すると、ケースセレクタの評価に1クロックサイクルが必要となります。出力トンネルは、実行にクロックサイクルを必要とせず、レジスタを持ちません。

リソース ケースセレクタが必要とするFPGAリソースは、入力データタイプとケースの数に比例します。出力トンネルが必要とするFPGAリソースは、出力データタイプとケースの数に比例します。
メモ 複雑なケースストラクチャでは、組み合わせパス を使用し、クロック領域の最大クロックレートを制限します。
条件無効ストラクチャ
シングルサイクルタイミングループ サポートあり
使用 FPGA VIで条件無効ストラクチャを使用すると、コンパイル時に条件が評価され、1つのサブダイアグラムだけがコンパイルされます。
タイミング このストラクチャの開始から終了までの時間はFPGAに影響しません。
リソース ダイアグラム無効ストラクチャの1つのサブダイアグラムだけがFPGAにコンパイルされます。アクティブではないサブダイアグラムはFPGAリソースを消費しません。ダイアグラム無効ストラクチャもFPGAリソースを消費しません。
ダイアグラム無効ストラクチャ
シングルサイクルタイミングループ サポートあり
使用 ダイアグラム無効ストラクチャをFPGA VIで使用すると、ストラクチャ内部のフロントパネルオブジェクトがコンパイルされます。
タイミング ダイアグラム無効ストラクチャ内部のオブジェクトはFPGAにコンパイルされないため、実行時間に影響しません。
リソース ダイアグラム無効ストラクチャ内の各フロントパネルオブジェクトは、FPGAリソースを消費します。トップレベルフロントパネルオブジェクトとして表示される配列の各ビットはFPGAでフリップフロップを使用するため、配列制御器はFPGAで領域を大幅に消費します。配列制御器を次のように置き換えることを検討してください。FIFO またはデータを転送する メモリ項目 。
フィードバックノード
シングルサイクルタイミングループ サポートあり
使用

フィードバックノードを使用して、パイプライン処理 して削減長い組み合わせパス。また、フィードバックノードをシングルサイクルタイミングループ内のサブVIのフィードバックに使用することもできます。フィードバックノードは、ケースストラクチャ内で使用するとそのストラクチャを含むサブダイアグラムの実行時にクロックサイクルのデータだけを更新します。

フィードバックノードを右クリックし、ショートカットメニューから プロパティ を選択して、プロパティ ダイアログボックスで構成 ページでは、フィードバックノードのオプションをさらに指定できます。
タイミング

シングルサイクルタイミングループの内側―フィードバックノードをシングルサイクルタイミングループの内側で使用する場合、初期化にクロックサイクルが必要とされません。ただし、初期化データが別のクロック領域から渡される場合、初期化に複数のクロックサイクルが必要となる場合があります。

シングルサイクルタイミングループの外側―シングルサイクルタイミングループの外側でのフィードバックノードの初期化には、1クロックサイクルが必要です。
リソース フィードバックノードは、データタイプの幅に比例するFPGAリソースを必要とし ます 。初期化端子を使用するとFPGAリソースの消費が若干増えます。
メモ を使用することを検討してください。フィードバックノードの代わりに「 離散遅延 」関数。
フラットシーケンスストラクチャ
シングルサイクルタイミングループ シーケンスストラクチャをシングルサイクルタイミングループ内で使用しても、シーケンス効果はありません。
使用 なし
タイミング このストラクチャは、内部レジスタを持たないため実行クロックサイクルを必要としません。
リソース このストラクチャは、最小限のFPGAリソースを使用します。
Forループ
シングルサイクルタイミングループ

サポートには制限があります。

Forループに配列、数値、ブール、または比較演算だけが含まれ、自動指標トンネルのみが使用される場合、シングルサイクルタイミングループ内にForループを配置できます。シフトレジスタ、フィードバックノード、またはVI呼び出しなど、状態を生成または含むオブジェクトは、シングルサイクルタイミングループ内のForループで使用できません。
使用

反復 (i) 端子は、32ビットの符号付き整数で、最大値である2^31 - 1に達すると飽和します。

条件端子はサポートされていません。並列ループ反復はサポートされていません。
タイミング Forループでは、各反復の間に2クロックサイクルのオーバーヘッドが発生します。Forループに初期化されたシフトレジスタがある場合は、最初の反復がシフトレジスタ値を初期化する前に1クロックサイクルかかります。
リソース Forループは、小さなステートマシンで構成されます。シフトレジスタによるFPGAリソースの消費はデータタイプの幅に比例します。ループの自動指標付け機構は、各配列要素の非表示のシフトレジスタで構成されます。
メモ LabVIEW FPGAモジュールは、コンパイル時に固定サイズに決定される1次元配列のみをサポートしています。LabVIEWが配列の単一サイズを推測できない場合は、配列を次のように手動で構成する必要があります。固定サイズ
グローバル変数
シングルサイクルタイミングループ サポートあり
使用 グローバル変数は、必要とするFPGAの容量はローカル変数より少ないため、ホストVIに転送する必要がないデータに適しています。
タイミング グローバル変数は1つ以上のクロックサイクルを必要としますが、ワイヤはクロックサイクルを必要としません。効率を最大に高めるためには、ワイヤで十分な箇所では変数を使用しないでください。
リソース グローバル変数によるFPGAリソースの消費はデータタイプの幅に比例します。
ローカル変数
シングルサイクルタイミングループ サポートあり
使用 グローバル変数は、必要とするFPGAの容量はローカル変数より少ないため、ホストVIに転送する必要がないデータに適しています。
タイミング ローカル変数は1つ以上のクロックサイクルを必要としますが、ワイヤはクロックサイクルを必要としません。効率を最大に高めるためには、ワイヤで十分な箇所では変数を使用しないでください。
リソース ローカル変数が使用するFPGAリソースはデータタイプの幅に比例し、またホストVIとの通信を促進するためのオーバーヘッドを含みます。考慮するフロントパネルオブジェクト (ローカル変数として使用されるものを含む) を制限して、FPGA VIを最適化する。
スタックシーケンスストラクチャ
シングルサイクルタイミングループ シーケンスストラクチャをシングルサイクルタイミングループ内で使用しても、シーケンス効果はありません。
使用 なし
タイミング この関数は、内部レジスタを持たないため実行クロックサイクルは必要ありません。
リソース このストラクチャは、最小限のFPGAリソースを使用します。
タイミングループ

を参照してください。FPGA VIでのタイミングループの使用および構成の詳細については、 シングルサイクルタイミングループの トピックを参照してください。

タイプ特化ストラクチャ
シングルサイクルタイミングループ サポートあり
使用 FPGA VIでタイプ特化ストラクチャを使用すると、コンパイル時にコンパイル結果が評価され、1つのサブダイアグラムだけがコンパイルされます。
タイミング このストラクチャの開始から終了までの時間はFPGAに影響しません。
リソース タイプ特化ストラクチャの1つのサブダイアグラムだけがFPGAにコンパイルされます。アクティブではないサブダイアグラムはFPGAリソースを消費しません。タイプ特化ストラクチャもFPGAリソースを消費しません。
Whileループ
シングルサイクルタイミングループ サポートされていません。
使用 反復 (i) 端子は、32ビットの符号付き整数で、最大値である2^31 - 1に達すると飽和します。
タイミング Whileループでは、各反復の間に2クロックサイクルのオーバーヘッドが発生します。Whileループに初期化されたシフトレジスタがある場合は、最初の反復がシフトレジスタ値を初期化する前に1クロックサイクルかかります。通常Whileループ内に配置されるコードシングルサイクルタイミングループ内の同じコードよりも 実行に時間がかかり ます。
リソース Whileループは、小さなステートマシンで構成されます。シフトレジスタによるFPGAリソースの消費はデータタイプの幅に比例します。ループの自動指標付け機構は、各配列要素の非表示のシフトレジスタで構成されます。