Gibt TRUE aus, wenn x kleiner als 0 ist. Ansonsten wird FALSE ausgegeben.

Die Standarddatentypen für diese polymorphe Funktion sind im Anschlussfeld dargestellt.


icon

Ein-/Ausgänge

  • cdbl.png x —

    x kann ein Skalar, ein Cluster oder Array aus numerischen Werten oder auch ein Zeitstempel sein.

  • ibool.png x < 0? —

    x < 0? ist ein boolescher Wert mit der gleichen Datenstruktur wie x.

    • Details zum FPGA-Modul

    Die folgenden Details gelten, wenn Sie dieses Objekt in einem FPGA-VI verwenden.

    Hinweis Die folgenden Details können sich mit jeder Version des LabVIEW FPGA Modules ändern.
    SCTL (Single-Cycle Timed Loop) Unterstützt.
    Verwendung Wenn Sie diese Funktion mit dem Fließkomma-Datentyp mit einfacher Genauigkeit verwenden, lesen Sie den Abschnitt Verwendung des Fließkomma-Datentyps mit einfacher Genauigkeit und Entscheidung Welcher Datentyp in FPGA-Entwürfen verwendet wird.
    Timing

    In Single-Cycle Timed Loop--Wenn Sie Vergleichsfunktionen in einer Single-Cycle Timed Loop verwenden, ist die kombinatorische Verzögerung proportional zur Breite der Datentypen, die Sie vergleichen.

    Außerhalb einer SCTL--Bei Verwendung von Vergleichsfunktionen außerhalb einer SCTL dauert jede Vergleichsfunktion eine Taktperiode.

    Wenn Sie die Vergleichsfunktionen mit dem Festkommadatentyp verwenden, können sich die Überlauf- und Rundungsmodi auf das Timing auswirken.

    Ressourcen Die Vergleichsfunktionen verwenden FPGA-Ressourcen proportional zur Breite der verglichenen Datentypen.