で要求したデータを取得します。データを要求 メソッド。

を使用します。このメソッドを実装する メモリメソッドノード 。DRAMメモリのみがこのメソッドをサポートします。

入力/出力

オプション 説明
メモリ入力 FPGAメモリを指定します。メモリ入力に何も配線しない場合は、メモリメソッドノードを右クリックしてショートカットメニューからメモリ項目を選択してFPGAメモリを指定できます。それ以外の場合は、メモリ制御器、メモリ定数、または別のメモリメソッドノードを メモリ入力に追加します。
出力準備完了 後続ノードがこのノードから返される新しい値を受信できる状態かどうかを示します。デフォルトはTRUEです。を使用フィードバックノード は、後続ノード の入力準備完了 出力を現在のノードのこの入力に配線します。
メモ 特定のサイクルでこの端子がFALSEの場合、 出力有効 端子はそのサイクル中にFALSEを返します。
メモリ出力 メモリ入力が配線されている場合、メモリ入力を返します。配線されていない場合は、メモリ出力はメモリメソッドノードで指定したFIFOを返します。
データ FPGAターゲットのメモリから取得されたデータです。データは、FPGA VI内のみから直接アクセスできます。FPGAターゲットのメモリ内のデータは、ホストVIから直接アクセスできません。ホストVIからデータにアクセスするには、制御器、表示器、またはDMA FIFOを使用する必要があります。

データ データタイプは、メモリ項目を作成する際の メモリプロパティ ダイアログボックス。メモリ項目を初期化していない場合、データは未定義となります。
出力有効 ノードが後続ノードで使用できる結果を計算済みの場合、TRUEを返します。ノードのデータを後続のノードに送信するには、この出力を後続ノードの入力有効入力に配線します。

このメソッドは、データを要求メソッドが要求する順番でデータを取得します。

メモ 「書き込み (メモリメソッド)」ノードは、対応する「データを要求」ノードおよび「データを取得」ノードとは異なるクロック領域に配置できます。

シングルサイクルタイミングループに関する注意事項

このメソッドは、シングルサイクルタイミングループ