ピアツーピアライタおよびリーダFIFOをクリアして有効にします。ピアツーピアストリーミングセッションライタまたはリーダFIFOのいずれかをこのノードに配線すると、ストリーミングセッションでライタおよびリーダの両方が有効になります。

このノードは、ライタFIFOとリーダFIFOの両方が有効になるまで待機します。ピアツーピアストリームが既に有効な場合、ノードは何もしません。

このメソッドは、ピアツーピアFIFOのみで有効です。を使用します。このメソッドを実装する FIFOメソッドノード 。

入力/出力

オプション 説明
FIFO入力 FIFO入力はFIFOを指定します。

配線できます。FIFO制御器、FIFO定数、VI定義FIFO構成 ノード、または別のFIFOメソッドノードのFIFO出力端子を FIFO入力に接続し ます 。
FIFO出力 FIFO出力は、FIFO入力が配線されている場合、FIFO入力をそのまま返します。配線されていない場合は、FIFO出力はFIFOメソッドノードで指定したFIFOを返します。

シングルサイクルタイミングループに関する注意事項

このノードは、ピアツーピアリーダおよびライタFIFOが有効になるまで待機するため、シングルサイクルタイミングループこのノードをシングルサイクルタイミングループ内で使用してFPGA VIをコンパイルしようとすると、コード生成エラーが表示されます。