の タイミング違反を調査 ボタンをクリックします。コンパイルステータス ウィンドウをクリックして、 タイミング違反解析 ウィンドウを表示します。タイミング違反を調査ボタンは、FPGA VIのコンパイル時にコンパイルサーバでタイミング違反が発生した場合のみに表示されます。

このウィンドウを使用して、アプリケーションのクロックレート内で実行できないFPGAアプリケーションのコンポーネントを識別します。リスト内の項目をダブルクリックするか要素を表示ボタンをクリックして、ブロックダイアグラム上のノードを識別します。さまざまな方法を使用して、タイミング違反を修正します。

このウィンドウには以下のコンポーネントが含まれます。

オプション 説明
タイミング情報 をリストします。タイミング違反の原因となるFPGA VI内のコンポーネントの 伝播遅延 と最大ファンアウト。全体の遅延、論理遅延、経路の遅延の単位は、ナノ秒です。
  • パス―

    適切なFPGAクロックレートを超えるVIとコンポーネントの一覧を表示します。各パスは、2つの間のVIとコンポーネントを記述します。内部レジスタ関数、ストラクチャ、サブVIなど、表内の項目がブロックダイアグラム上のオブジェクトに対応している場合、表内の項目をダブルクリックすると、ブロックダイアグラム上の対応するオブジェクトがハイライトされます。 。

    表には、非ダイアグラムコンポーネント項目、つまりブロックダイアグラムのオブジェクトに直接対応しない項目も表示されます。非ダイアグラムコンポーネントには以下が含まれます。リソース、アービトレーション回路コンポーネントレベルIP (CLIP)、およびターゲットハードウェアに依存するその他の回路非ダイアグラムコンポーネントは、内部名を使用してブロックダイアグラムやCLIPに相関させることができます。特定のFPGAターゲットに関しては、テーブルのCLIPをダブルクリックすることによって、ブロックダイアグラムのCLIPのトップカテゴリから信号を表示することができます。

  • 合計遅延― 論理 と 経路設定の合計を示します。丸め込みにより、合計の値は、論理と経路の値の合計と若干異なる場合があります。
  • 論理遅延:論理ブロック の実行に必要な時間。
  • 経路の遅延―信号がFPGA論理ブロック間を伝達する間にかかる時間をナノ秒単位で示します。
  • 最大ファンアウト―1つの論理ブロックの出力が接続される論理ブロックの入力の最大数を表示します。この最大ファンアウトは、通過するパスのどの場所でも発生する場合があります。高い信号ファンアウト値により、経路の遅延が大きくなります。
要素を表示 パスで選択した項目をブロックダイアグラム上でハイライト表示します。パスリストの項目をダブルクリックして、ブロックダイアグラムでその項目をハイライトすることもできます。
パスを表示 ブロックダイアグラム上で、パスで選択したパスにあるすべての項目をハイライトします。

誤って表示されるシングルサイクルタイミングループ

FPGA VIがFPGA上の大きな領域を使用する場合、Xilinxコンパイラの最適化は異なるシングルサイクルタイミングループ を異なるルックアップテーブル (LUT) に同じスライス。2つの異なるシングルサイクルタイミングループが同じスライスにマッピングされ、そのうち一方でタイミングエラーが発生すると、タイミング違反解析ウィンドウに誤ったシングルサイクルタイミングループがタイミング違反として表示される可能性があります。