の カテゴリ リストで 上級コード生成 を選択します。FPGA I/Oプロパティ ダイアログボックスをクリックしてこのページを表示します。

このページを使用して、以下のようなコード生成オプションを選択します。アービトレーション と同期レジスタの数です。また、特定のI/OオプションをFPGA I/Oノードプロパティ ダイアログボックスです。サポートされるオプション、値、デフォルト設定は、FPGAターゲットとFPGA I/Oによって異なります。このページには、選択したFPGA I/Oでサポートされるオプションと値だけが表示されます。FPGAターゲットによっては、このページが表示されない場合もあります。

このページには以下のオプションが含まれます。

オプション 説明
ArbitrationForInputData を指定します。リソースが入力データに使用する アービトレーションのタイプです 。このオプションは通常、入力が複数のクロックサイクルを必要とするFPGA I/O項目に適用されます。このオプションには、 常にアービトレート、 リクエスタが複数の場合のみアービトレート、およびアービトレーション なしが含まれます。
ArbitrationForOutputData を指定します。リソースが出力データに使用する アービトレーションのタイプです 。このオプションには、 常にアービトレート、 リクエスタが複数の場合のみアービトレート、および アービトレーションなしを含めることができます。
ArbitrationForOutputEnable を指定します。リソースが出力有効に使用する アービトレーションのタイプです 。このオプションは、双方向デジタルI/Oなどの出力有効を持つFPGA I/Oに表示されます。このオプションに、常にアービトレート、リクエスタが複数の場合のみアービトレート、アービトレーションなしを追加することができます。
NumberOfSyncRegistersForOutputData 同期の数を指定します。レジスタ 間FPGAターゲットおよびFPGAターゲットハードウェアインタフェースで実行するFPGA I/O 関数です。FPGAターゲットハードウェアインタフェースは、デバイスの物理I/Oコネクタや、FPGAのNIの設計回路を含むセクションとの接続などです。
メモ タイミングの一貫性を確保するには、出力データと出力有効に同じ数の同期レジスタを使用します。
1同期レジスタは1つのクロックサイクル内で実行されます。
注意 も使用する場合にのみ 0 を選択します。コンポーネントレベルIP (CLIP) であり、HDLコードには独自の同期レジスタが含まれています。
サポートされる主なオプションは以下のとおりです。

  • 0―FPGA VIで同期レジスタを使用しないよう指定します。通常、FPGAモジュールアプリケーションでこのオプションを選択しないでください。

    メモ デジタル入力およびデジタル出力リソースに 0 を選択した場合、シングルサイクルタイミングループでは、2つのリソース間に組み合わせ回路を作成します。組み合せ回路は、出力信号のグリッチの原因となる可能性があります。
  • 1―FPGA VIがFPGA I/OリソースとFPGAターゲットハードウェアインタフェース間で1つの同期レジスタを使用するよう指定します。
NumberOfSyncRegistersForOutputEnable 同期の数を指定します。レジスタ 間FPGAターゲットおよびFPGAターゲットハードウェアインタフェースで実行するFPGA I/Oノード です。
メモ タイミングの一貫性を確保するには、出力データと出力有効に同じ数の同期レジスタを使用します。

このオプションは、双方向デジタルI/Oなどの出力有効化を設定メソッドが使用可能なFPGA I/Oに対してのみ表示されます。

1同期レジスタは1つのクロックサイクル内で実行されます。
注意 も使用する場合にのみ 0 を選択します。コンポーネントレベルIP (CLIP) であり、HDLコードには独自の同期レジスタが含まれています。
サポートされる主なオプションは以下のとおりです。

  • 0―FPGA VIで同期レジスタを使用しないよう指定します。通常、FPGAモジュールアプリケーションでこのオプションを選択しないでください。

    メモ デジタル入力およびデジタル出力リソースに 0 を選択した場合、シングルサイクルタイミングループでは、2つのリソース間に組み合わせ回路を作成します。組み合せ回路は、出力信号のグリッチの原因となる可能性があります。
  • 1―FPGA VIがFPGA I/OリソースとFPGAターゲットハードウェアインタフェース間で1つの同期レジスタを使用するよう指定します。
NumberOfSyncRegistersForRead 同期の数を指定します。FPGAターゲットハードウェアインタフェースとFPGAターゲット上で実行するFPGA I/O間の レジスタ 。FPGAターゲットハードウェアインタフェースは、デバイスの物理I/Oコネクタや、FPGAのNIの設計回路を含むセクションとの接続などです。
同期レジスタは1つのクロックサイクル内で実行されます。FPGA I/O項目をシングルサイクルタイミングループの場合、 LabVIEWは1つの追加の同期レジスタまたは保持レジスタを配置し、FPGA VIでの後続の操作のためにデジタル値定数を保持しようとします。これらの同期レジスタは、シングルサイクルタイミングループの外側にある チェーンレジスタを有効に します。FPGA I/O項目をシングルサイクルタイミングループ内で使用する場合は、ループ内の論理がクロックサイクルごとに実行されるため、レジスタは追加されません。ただし、以下の場合は注意が必要です。シングルサイクルタイミングループ内のI/Oを同期しています 。
注意 も使用する場合にのみ 0 を選択します。コンポーネントレベルIP (CLIP) であり、HDLコードには独自の同期レジスタが含まれています。これ以外の場合に選択すると、FPGA VIでメタステーブルデータが生成され、予期しない動作が発生する恐れがあります。
サポートされる主なオプションは以下のとおりです。

  • 自動―FPGAに実装されたFPGAハードウェアI/OインタフェースとFPGA I/Oノードの間で、LabVIEWがデフォルトの同期レジスタ数を使用することを指定します。以下の表には、ブロックダイアグラムのFPGA I/Oノードの場所に応じてLabVIEWが使用するレジスタ数が記載されています。

    場所 同期レジスタ 有効チェーンレジスタ
    シングルサイクルタイミングループの内側 2 0
    シングルサイクルタイミングループの外側 1 1

  • 0―FPGAに実装されたFPGAハードウェアI/OインタフェースとFPGA I/Oノードの間で、LabVIEWが同期レジスタを配置しないことを指定します。通常、FPGAモジュールアプリケーションでこのオプションを選択しないでください。

    メモ シングルサイクルタイミングループのデジタル入力リソースとデジタル出力リソースに 0 を選択すると、2つのリソース間に組み合わせ回路が作成されます。組み合せ回路は、出力信号のグリッチの原因となる可能性があります。
    以下の表には、ブロックダイアグラムのFPGA I/Oノードの場所に応じてLabVIEWが使用するレジスタ数の合計が記載されています。
    場所 同期レジスタ 有効チェーンレジスタ
    シングルサイクルタイミングループの内側 0 0
    シングルサイクルタイミングループの外側 1 1

  • 1―FPGAに実装されたFPGAハードウェアI/OインタフェースとFPGA I/Oノードの間で、LabVIEWが1つの同期レジスタを配置することを指定します。

    メモ FPGA I/Oノードがシングルサイクルタイミングループ内にあり、データがシングルサイクルタイミングループのクロックに同期されていないときにこのオプションで設定すると、メタステーブルデータが発生する可能性があります。
    以下の表には、ブロックダイアグラムのFPGA I/Oノードの場所に応じてLabVIEWが使用するレジスタ数の合計が記載されています。
    場所 同期レジスタ 有効チェーンレジスタ
    シングルサイクルタイミングループの内側 1 0
    シングルサイクルタイミングループの外側 2 1

  • 2―FPGAに実装されたFPGAハードウェアI/OインタフェースとFPGA I/Oノードの間で、LabVIEWが2つの同期レジスタを配置することを指定します。FPGA I/Oノードの読み取り要素の入力値が、FPGA I/OノードによるFPGAターゲットハードウェアインタフェースのサンプリング中に変化する可能性がある場合は、メタステーブルデータの発生を回避するためにこのオプションを選択する必要があります。シングルサイクルタイミングループ内にあるFPGA I/Oノードに対してこのオプションを選択すると、FPGA VIでメタステーブルデータが発生することはありません。以下の表には、ブロックダイアグラムのFPGA I/Oノードの場所に応じてLabVIEWが使用するレジスタ数の合計が記載されています。

    場所 同期レジスタ 有効チェーンレジスタ
    シングルサイクルタイミングループの内側 2 0
    シングルサイクルタイミングループの外側 3 1
メモ を使用します。上級コード生成FPGA I/Oノードプロパティ ページで、デジタル入力の同期レジスタの数を指定します。