Block Memory Generator

デュアルポートブロックメモリLogiCOREおよびシングルポートブロックメモリLogiCOREを置換しますが、直接ドロップインによる置換ではありません。この発生器を新規のXilinx設計のすべてで使用します。 コアは、広範囲の幅と深度にわたってRAMおよびROMの機能をサポートします。このコアを使用して、対称または非対称の読み取りおよび書き込みポート幅を持つブロックメモリを生成します。また、別々の位置に同時書き込み操作したり、同じ位置から同時読み取りしたりできるコアを生成します。このコアとデュアルポートブロックメモリLogiCOREおよびシングルポートブロックメモリLogiCOREとのインタフェースおよび機能のサポートの違いの詳細については、データシートを参照してください。

項目タブ上でXilinx IPを構成をクリックして、このノードの入力および出力を構成します。

要ライセンス: いいえ

インタフェース: AXI4、AXI4-Lite

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