Whileループ
- 更新日2025-07-30
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特定の条件が発生するまで、サブダイアグラムのコードを繰り返します。Whileループは必ず最低1回は実行されます。
Whileループの構成要素
—サブダイアグラム―Whileループの反復ごとに実行されるコードを含みます。 
—反復端子 (i) ―現在のループ反復カウントを提供します。最初の反復時のループ回数は、常にゼロです。反復回数が2,147,483,647 (= 231-1) を超えた場合、それ以上反復しても、反復端子は2,147,483,647の状態のままになります。2,147,483,647よりも大きいカウントを維持する必要がある場合、これより大きい整数範囲に対応したシフトレジスタを使用します。 
—条件端子―ブール入力値をもとにWhileループの実行を継続するかどうかを評価します。ループがブール値TRUEで停止するか、FALSEで停止するかを指定するには、繰り返し動作を構成します。また、 エラークラスタを条件端子に配線して、ループが停止するタイミングを決定することもできます。 ヒント 停止ボタンが条件端子に配線されたWhileループを自動的に作成するには、実行制御パレットからWhileループを追加します。
FPGAモジュールの詳細
以下の説明は、このオブジェクトをFPGA VIで使用する場合に適用されます。
メモ 以下の詳細は、LabVIEW FPGAモジュールのバージョンごとに変更される場合があります。
| シングルサイクルタイミングループ | サポートされていません。 |
| Usage | 反復 (i) 端子は、32ビットの符号付き整数で、最大値である2^31 - 1に達すると飽和します。 |
| タイミング | Whileループでは、各反復の間に2クロックサイクルのオーバーヘッドが発生します。Whileループに初期化されたシフトレジスタがある場合は、最初の反復がシフトレジスタ値を初期化する前に1クロックサイクルかかります。一般に、Whileループ内のコードの実行には、シングルサイクルタイミングループ内で同じコードを実行した場合よりも時間がかかります。 |
| リソース | Whileループは、小さなステートマシンで構成されます。シフトレジスタによるFPGAリソースの消費はデータタイプの幅に比例します。ループの自動指標付け機構は、各配列要素の非表示のシフトレジスタで構成されます。 |