Arrondit l'entrée à l'entier supérieur le plus proche.

Par exemple, si l'entrée est 3,1, le résultat est 4. Si l'entrée est –3,1, le résultat est –3. Le connecteur affiche les types de données par défaut de cette fonction polymorphe.


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Entrées/Sorties

  • cdbl.png x —

    x peut être un nombre scalaire, un tableau ou un cluster de nombres, un tableau de clusters de nombres, etc.

  • idbl.png ceil(x) : plus petit entier >= x —

    ceil(x) : plus petit entier >= x est l'entier supérieur le plus proche de x obtenu. Si l'entrée est une valeur d'horodatage, la fonction décrémente l'heure d'une seconde.

    When x is of the form x = a + bi, that is, when x is complex, the function returns a complex number defined by the next highest integers to the real and imaginary parts of x. The following equation defines ceil(x) : plus petit entier >= x: ceil(x) = ceil(a) + i ceil(b)

    • Détails du module FPGA

    Les détails suivants s'appliquent lorsque vous utilisez cet objet dans un VI FPGA.

    Remarque Les détails suivants sont susceptibles de changer avec chaque version du LabVIEW FPGA Module .
    Boucle cadencée à un cycle Supportée.
    Utilisation Cette fonction ne supporte pas le type de données à virgule flottante simple précision.
    Cadencement

    Dans une boucle cadencée à un cycle -- Lorsque vous utilisez cette fonction dans une boucle cadencée à un cycle, le délai de logique combinatoire est proportionnel au nombre de bits de x.

    En dehors d'une boucle cadencée à un cycle -- Lorsque vous utilisez cette fonction en dehors d'une boucle cadencée à un cycle, elle prend un cycle d'horloge et utilise un registre.

    Les modes de dépassement et d'arrondi peuvent avoir un impact sur le cadencement.

    Ressources Cette fonction requiert des ressources FPGA proportionnelles au nombre de bits de x. Les modes de dépassement et d'arrondi peuvent avoir un impact sur les ressources.